JPH06151741A - 集積回路 - Google Patents
集積回路Info
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- JPH06151741A JPH06151741A JP4294068A JP29406892A JPH06151741A JP H06151741 A JPH06151741 A JP H06151741A JP 4294068 A JP4294068 A JP 4294068A JP 29406892 A JP29406892 A JP 29406892A JP H06151741 A JPH06151741 A JP H06151741A
- Authority
- JP
- Japan
- Prior art keywords
- well
- mos transistor
- channel mos
- integrated circuit
- functional block
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 集積回路内でのノイズによる悪影響を低減す
る。 【構成】 Ｐ型基板上にＮウェル１０が形成されてい
る。前記Ｐ型基板上に作り込まれているＮチャネルＭＯ
Ｓトランジスタと、前記Ｎウェル１０上に作り込まれて
いるＰチャネルＭＯＳトランジスタとを用いたＣＭＯＳ
構成の回路を、機能ブロックＡは有する。前記ウェル１
０は、前記機能ブロックＡのほぼ全面に形成されてい
る。又、動作領域２４a 及び２４b の前記Ｐ型基板上に
作り込むＮチャネルＭＯＳトランジスタの箇所について
は、前記ウェル１０が形成されておらず、ウェル中抜き
部分１２a 及び１２b となっている。前記Ｎウェル１０
によって、機能ブロックＢ及びＣとの相互干渉低減、及
び、電源ノイズ吸収用コンデンサの形成がなされてい
る。
る。 【構成】 Ｐ型基板上にＮウェル１０が形成されてい
る。前記Ｐ型基板上に作り込まれているＮチャネルＭＯ
Ｓトランジスタと、前記Ｎウェル１０上に作り込まれて
いるＰチャネルＭＯＳトランジスタとを用いたＣＭＯＳ
構成の回路を、機能ブロックＡは有する。前記ウェル１
０は、前記機能ブロックＡのほぼ全面に形成されてい
る。又、動作領域２４a 及び２４b の前記Ｐ型基板上に
作り込むＮチャネルＭＯＳトランジスタの箇所について
は、前記ウェル１０が形成されておらず、ウェル中抜き
部分１２a 及び１２b となっている。前記Ｎウェル１０
によって、機能ブロックＢ及びＣとの相互干渉低減、及
び、電源ノイズ吸収用コンデンサの形成がなされてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、Ｐ形あるいはＮ形の基
板上にＮウェルあるいはＰウェルが形成され、前記基板
上に作り込む所定チャネルのＭＯＳ（metal oxide semi
conductor ）トランジスタと、前記ウェル上に作り込
む、前記基板上に作り込むものとは異なるチャネルのＭ
ＯＳトランジスタとを用いたＣＭＯＳ（complementary
metal oxide semiconductor ）構成の回路を有する集積
回路に係り、特に、集積回路内のある機能ブロックでの
ノイズの発生を低減したり、他の回路部分で発生してし
まったノイズがある機能ブロックへ悪影響を与えてしま
うことを低減することができる集積回路に関する。
板上にＮウェルあるいはＰウェルが形成され、前記基板
上に作り込む所定チャネルのＭＯＳ（metal oxide semi
conductor ）トランジスタと、前記ウェル上に作り込
む、前記基板上に作り込むものとは異なるチャネルのＭ
ＯＳトランジスタとを用いたＣＭＯＳ（complementary
metal oxide semiconductor ）構成の回路を有する集積
回路に係り、特に、集積回路内のある機能ブロックでの
ノイズの発生を低減したり、他の回路部分で発生してし
まったノイズがある機能ブロックへ悪影響を与えてしま
うことを低減することができる集積回路に関する。
【０００２】
【従来の技術】従来から、集積回路内の回路部分が相互
に干渉し合い、ノイズ等の問題が発生してしまう恐れが
あることが知られている。又、場合によっては、集積回
路内の回路部分と集積回路の外部の回路部分とが相互に
干渉し合い、ノイズ等の問題が発生してしまう恐れもあ
る。このようなノイズ等の問題が発生してしまうと、各
回路部分の性能が劣化してしまう。
に干渉し合い、ノイズ等の問題が発生してしまう恐れが
あることが知られている。又、場合によっては、集積回
路内の回路部分と集積回路の外部の回路部分とが相互に
干渉し合い、ノイズ等の問題が発生してしまう恐れもあ
る。このようなノイズ等の問題が発生してしまうと、各
回路部分の性能が劣化してしまう。
【０００３】例えば、電磁誘導や静電誘導、更には電磁
波の輻射によって、前述のように集積回路内の回路部分
が相互に干渉し合い、ノイズが発生してしまう恐れがあ
る。又、単一の基板上に所定の回路が組み込まれた集積
回路においては、混在する各回路部分が、該単一の基板
上で相互に干渉し合い、性能劣化や信頼性の低下などの
問題が生じてしまう恐れがあることが知られている。
波の輻射によって、前述のように集積回路内の回路部分
が相互に干渉し合い、ノイズが発生してしまう恐れがあ
る。又、単一の基板上に所定の回路が組み込まれた集積
回路においては、混在する各回路部分が、該単一の基板
上で相互に干渉し合い、性能劣化や信頼性の低下などの
問題が生じてしまう恐れがあることが知られている。
【０００４】このため、例えば特開平１−２０６６４６
では、デジタル回路群とそれ以外の回路群、例えばアナ
ログ回路群とが混在する集積回路における、回路群相互
間の干渉を低減するという技術が開示されている。該特
開平１−２０６６４６で開示されている技術は、前記デ
ジタル回路群の領域とその他の回路群との間に、所定の
バイアス電圧源に接続されたＰ形ウェル領域、又はＮ形
ウェル領域を形成するというものである。該ウェル領域
（以降、アイソレーション領域と称する）は、その表面
部に高濃度不純物層が形成されたものである。該特開平
１−２０６６４６によれば、単一の基板上に作られたデ
ジタル回路群とその他の回路群との間の相互干渉を低減
することができる。
では、デジタル回路群とそれ以外の回路群、例えばアナ
ログ回路群とが混在する集積回路における、回路群相互
間の干渉を低減するという技術が開示されている。該特
開平１−２０６６４６で開示されている技術は、前記デ
ジタル回路群の領域とその他の回路群との間に、所定の
バイアス電圧源に接続されたＰ形ウェル領域、又はＮ形
ウェル領域を形成するというものである。該ウェル領域
（以降、アイソレーション領域と称する）は、その表面
部に高濃度不純物層が形成されたものである。該特開平
１−２０６６４６によれば、単一の基板上に作られたデ
ジタル回路群とその他の回路群との間の相互干渉を低減
することができる。
【０００５】一方、前述のような集積回路内の回路部分
の相互の干渉によるノイズの発生には、それぞれの回路
部分に電源を供給する電源線あるいはグランド線上にノ
イズ電圧が発生してしまうというものが知られている。
これは、ある回路部分内の信号線の信号の状態変化時
に、該回路部分内の論理素子の状態あるいは論理素子の
出力信号の状態が変化するために、このような論理素子
の消費電流が急激に変化してしまうため、前述のような
ノイズ電圧が発生してしまうというものである。通常、
供給される電源電圧は所定電源電圧に保たれている。し
かしながら、前述のような急激な消費電流の変化が生じ
てしまった場合には、極短時間の電源電圧の変動、即ち
電源ノイズ（電源電圧に重畳されてしまっているノイズ
電圧）が生じてしまう。これは、電源を供給する電源線
やグランド線に分布する電気抵抗などが原因となってい
る。このような電源ノイズが発生してしまうと、これが
供給されている回路部分では、例えば論理素子の判定値
（スレッショルド電圧あるいは比較電圧）が変動してし
まい、誤動作を招いてしまう恐れがある。
の相互の干渉によるノイズの発生には、それぞれの回路
部分に電源を供給する電源線あるいはグランド線上にノ
イズ電圧が発生してしまうというものが知られている。
これは、ある回路部分内の信号線の信号の状態変化時
に、該回路部分内の論理素子の状態あるいは論理素子の
出力信号の状態が変化するために、このような論理素子
の消費電流が急激に変化してしまうため、前述のような
ノイズ電圧が発生してしまうというものである。通常、
供給される電源電圧は所定電源電圧に保たれている。し
かしながら、前述のような急激な消費電流の変化が生じ
てしまった場合には、極短時間の電源電圧の変動、即ち
電源ノイズ（電源電圧に重畳されてしまっているノイズ
電圧）が生じてしまう。これは、電源を供給する電源線
やグランド線に分布する電気抵抗などが原因となってい
る。このような電源ノイズが発生してしまうと、これが
供給されている回路部分では、例えば論理素子の判定値
（スレッショルド電圧あるいは比較電圧）が変動してし
まい、誤動作を招いてしまう恐れがある。
【０００６】このような電源ノイズを防ぐために、特開
平３−１４２８６４では、電源ノイズ吸収効果の高いコ
ンデンサを集積回路内部に内蔵するという技術が開示さ
れている。該特開平３−１４２８６４では、半導体チッ
プを絶縁体のマウント材を介してアイランド上に保持し
た半導体集積回路において、前記半導体チップ及びアイ
ランドをそれぞれ電源及び接地（あるいは接地及び電
源）に接続し、電源ノイズ吸収用のコンデンサを形成す
るというものである。該特開平３−１４２８６４によれ
ば、電源ノイズ吸収用のコンデンサを半導体チップの下
に設けることが可能であり、集積密度を低下させずに電
源ノイズによる誤動作のない半導体集積回路を得ること
ができる。
平３−１４２８６４では、電源ノイズ吸収効果の高いコ
ンデンサを集積回路内部に内蔵するという技術が開示さ
れている。該特開平３−１４２８６４では、半導体チッ
プを絶縁体のマウント材を介してアイランド上に保持し
た半導体集積回路において、前記半導体チップ及びアイ
ランドをそれぞれ電源及び接地（あるいは接地及び電
源）に接続し、電源ノイズ吸収用のコンデンサを形成す
るというものである。該特開平３−１４２８６４によれ
ば、電源ノイズ吸収用のコンデンサを半導体チップの下
に設けることが可能であり、集積密度を低下させずに電
源ノイズによる誤動作のない半導体集積回路を得ること
ができる。
【０００７】なお、後述する本発明の構成をより明瞭に
するために、従来の集積回路例を、図を用いてより詳細
に説明する。
するために、従来の集積回路例を、図を用いてより詳細
に説明する。
【０００８】図５は、従来の集積回路例の集積回路レイ
アウト図である。
アウト図である。
【０００９】この図５の集積回路レイアウト図において
は、前記特開平１−２０６６４６が適用された従来の集
積回路の、一部分の集積回路レイアウトが示されてい
る。当該集積回路は、Ｐ形基板上にＮウェルが形成さ
れ、前記Ｐ形基板上に作り込むＮチャネルＭＯＳトラン
ジスタと、前記Ｎウェル上に作り込むＰチャネルＭＯＳ
トランジスタとを用いたＣＭＯＳ構成の回路を有してい
る。
は、前記特開平１−２０６６４６が適用された従来の集
積回路の、一部分の集積回路レイアウトが示されてい
る。当該集積回路は、Ｐ形基板上にＮウェルが形成さ
れ、前記Ｐ形基板上に作り込むＮチャネルＭＯＳトラン
ジスタと、前記Ｎウェル上に作り込むＰチャネルＭＯＳ
トランジスタとを用いたＣＭＯＳ構成の回路を有してい
る。
【００１０】この図５において、動作領域２４a 及び２
４b においては、Ｐ形基板上にＮチャネルＭＯＳトラン
ジスタがそれぞれ形成されている。一方、Ｎウェル１０
a 上の動作領域２２a 及びＮウェル１０b 上の動作領域
２２b には、それぞれＰチャネルＭＯＳトランジスタが
形成されている。符号２０a は、前記動作領域２４aの
前記ＮチャネルＭＯＳトランジスタのゲートであり、前
記動作領域２２a の前記ＰチャネルＭＯＳトランジスタ
のゲートである。一方、符号２０b は、前記動作領域２
４b の前記ＮチャネルＭＯＳトランジスタのゲートであ
り、前記動作領域２２b の前記ＰチャネルＭＯＳトラン
ジスタのゲートである。
４b においては、Ｐ形基板上にＮチャネルＭＯＳトラン
ジスタがそれぞれ形成されている。一方、Ｎウェル１０
a 上の動作領域２２a 及びＮウェル１０b 上の動作領域
２２b には、それぞれＰチャネルＭＯＳトランジスタが
形成されている。符号２０a は、前記動作領域２４aの
前記ＮチャネルＭＯＳトランジスタのゲートであり、前
記動作領域２２a の前記ＰチャネルＭＯＳトランジスタ
のゲートである。一方、符号２０b は、前記動作領域２
４b の前記ＮチャネルＭＯＳトランジスタのゲートであ
り、前記動作領域２２b の前記ＰチャネルＭＯＳトラン
ジスタのゲートである。
【００１１】前記動作領域２４a の前記ＮチャネルＭＯ
Ｓトランジスタと前記動作領域２２a の前記Ｐチャネル
ＭＯＳトランジスタとによって、１つのインバータゲー
トが構成されている。一方、前記動作領域２４b の前記
ＮチャネルＭＯＳトランジスタと前記動作領域２２b の
前記ＰチャネルＭＯＳトランジスタとによって、１つの
インバータゲートが形成されている。従って、この図５
の機能ブロックＡには、合計２個の前記ＮチャネルＭＯ
Ｓトランジスタと合計２個の前記ＰチャネルＭＯＳトラ
ンジスタとによって、合計２個の前記インバータゲート
が形成されている。
Ｓトランジスタと前記動作領域２２a の前記Ｐチャネル
ＭＯＳトランジスタとによって、１つのインバータゲー
トが構成されている。一方、前記動作領域２４b の前記
ＮチャネルＭＯＳトランジスタと前記動作領域２２b の
前記ＰチャネルＭＯＳトランジスタとによって、１つの
インバータゲートが形成されている。従って、この図５
の機能ブロックＡには、合計２個の前記ＮチャネルＭＯ
Ｓトランジスタと合計２個の前記ＰチャネルＭＯＳトラ
ンジスタとによって、合計２個の前記インバータゲート
が形成されている。
【００１２】又、この図５に示される従来の集積回路に
おいては、前記機能ブロックＡと該機能ブロックＡの左
側に隣接する機能ブロックＢとの間に、ウェル１０c が
設けられている。又、前記機能ブロックＡと該機能ブロ
ックＡの右側に隣接する機能ブロックＣとの間に、ウェ
ル１０d が設けられている。これらウェル１０c 及び１
０d は、前記特開平１−２０６６４６を適用したもので
あり、これら機能ブロックＡ〜Ｃ間の相互干渉を低減す
るために設けられた前記アイソレーション領域である。
このようなウェル１０c 及び１０d によれば、単一の基
板上に作られた機能ブロック間、特にデジタル回路が構
成されている機能ブロックとアナログ回路が構成されて
いる機能ブロックとの間の相互干渉を低減することがで
きる。
おいては、前記機能ブロックＡと該機能ブロックＡの左
側に隣接する機能ブロックＢとの間に、ウェル１０c が
設けられている。又、前記機能ブロックＡと該機能ブロ
ックＡの右側に隣接する機能ブロックＣとの間に、ウェ
ル１０d が設けられている。これらウェル１０c 及び１
０d は、前記特開平１−２０６６４６を適用したもので
あり、これら機能ブロックＡ〜Ｃ間の相互干渉を低減す
るために設けられた前記アイソレーション領域である。
このようなウェル１０c 及び１０d によれば、単一の基
板上に作られた機能ブロック間、特にデジタル回路が構
成されている機能ブロックとアナログ回路が構成されて
いる機能ブロックとの間の相互干渉を低減することがで
きる。
【００１３】なお、後述する本発明の特徴を明瞭にする
ため、該従来の集積回路の断面についても図を用いて説
明する。
ため、該従来の集積回路の断面についても図を用いて説
明する。
【００１４】図６は、前記従来の集積回路の集積回路レ
イアウト図におけるＮチャネルＭＯＳトランジスタの断
面図である。
イアウト図におけるＮチャネルＭＯＳトランジスタの断
面図である。
【００１５】この図６においては、前記図５の集積回路
レイアウト図における、ＩＩa −ＩＩa の断面図が示さ
れている。即ち、ＬＯＣＯＳ領域で区切られた前記動作
領域２４a 上の前記ＮチャネルＭＯＳトランジスタの断
面図が示されている。該ＮチャネルＭＯＳトランジスタ
は、ゲート２０a と、Ｎソース領域３０と、Ｎドレイン
領域３２とにより構成されている。これらＮソース領域
３０及びＮドレイン領域３２は、Ｐ形基板１４上に作り
込まれている。
レイアウト図における、ＩＩa −ＩＩa の断面図が示さ
れている。即ち、ＬＯＣＯＳ領域で区切られた前記動作
領域２４a 上の前記ＮチャネルＭＯＳトランジスタの断
面図が示されている。該ＮチャネルＭＯＳトランジスタ
は、ゲート２０a と、Ｎソース領域３０と、Ｎドレイン
領域３２とにより構成されている。これらＮソース領域
３０及びＮドレイン領域３２は、Ｐ形基板１４上に作り
込まれている。
【００１６】図７は、前記従来の集積回路の集積回路レ
イアウト図におけるＰチャネルＭＯＳトランジスタの断
面図である。
イアウト図におけるＰチャネルＭＯＳトランジスタの断
面図である。
【００１７】この図７においては、前記図５の集積回路
レイアウト図のＩＩb −ＩＩb 断面の断面図が示されて
いる。即ち、前記図５のＬＯＣＯＳ領域で区切られた前
記動作領域２２a の前記ＰチャネルＭＯＳトランジスタ
の断面図が示されている。該ＰチャネルＭＯＳトランジ
スタは、前記ゲート２０a と、Ｐソース領域３４と、Ｐ
ドレイン領域３６とにより構成されている。これらＰソ
ース領域３４及びＰドレイン領域３６は、前記Ｎウェル
１０a 上に作り込まれている。該Ｎウェル１０a は、前
記Ｐ形基板１４上に形成されている。
レイアウト図のＩＩb −ＩＩb 断面の断面図が示されて
いる。即ち、前記図５のＬＯＣＯＳ領域で区切られた前
記動作領域２２a の前記ＰチャネルＭＯＳトランジスタ
の断面図が示されている。該ＰチャネルＭＯＳトランジ
スタは、前記ゲート２０a と、Ｐソース領域３４と、Ｐ
ドレイン領域３６とにより構成されている。これらＰソ
ース領域３４及びＰドレイン領域３６は、前記Ｎウェル
１０a 上に作り込まれている。該Ｎウェル１０a は、前
記Ｐ形基板１４上に形成されている。
【００１８】
【発明が達成しようとする課題】しかしながら、前述の
特開平１−２０６６４６で開示されている技術は、単一
の基板上に作られた回路部分間の相互干渉を低減するた
めに、その回路部分間に十分の広さの前記アイソレーシ
ョン領域を設けなければならない。即ち、十分の幅及び
十分の長さを備えたウェル領域を設けなければならな
い。従って、該特開平１−２０６６４６には、集積度が
低下してしまうという問題がある。
特開平１−２０６６４６で開示されている技術は、単一
の基板上に作られた回路部分間の相互干渉を低減するた
めに、その回路部分間に十分の広さの前記アイソレーシ
ョン領域を設けなければならない。即ち、十分の幅及び
十分の長さを備えたウェル領域を設けなければならな
い。従って、該特開平１−２０６６４６には、集積度が
低下してしまうという問題がある。
【００１９】又、該特開平１−２０６６４６では、回路
部分間における電源ノイズの影響を低減するための構成
を特に備えていない。該特開平１−２０６６４６は、回
路部分相互間の単一の基板上での干渉を低減するという
ものである。例えば、前記図５〜図７を用いて前述し
た、該特開平１−２０６６４６が適用された従来の集積
回路では、前記機能ブロックＡ内の前記インバータゲー
トの動作時に電源ノイズが発生してしまったとしても、
これを低減し、他の機能ブロックへ悪影響を与えないよ
うにするための構成を特に備えてはいない。電源ノイズ
が発生してしまうと、電源線やグランド線を介して、他
の機能ブロックへ悪影響を与えてしまう恐れがある。
部分間における電源ノイズの影響を低減するための構成
を特に備えていない。該特開平１−２０６６４６は、回
路部分相互間の単一の基板上での干渉を低減するという
ものである。例えば、前記図５〜図７を用いて前述し
た、該特開平１−２０６６４６が適用された従来の集積
回路では、前記機能ブロックＡ内の前記インバータゲー
トの動作時に電源ノイズが発生してしまったとしても、
これを低減し、他の機能ブロックへ悪影響を与えないよ
うにするための構成を特に備えてはいない。電源ノイズ
が発生してしまうと、電源線やグランド線を介して、他
の機能ブロックへ悪影響を与えてしまう恐れがある。
【００２０】一方、前述の特開平３−１４２８６４で用
いる電源ノイズ吸収用のコンデンサは、従来の集積回路
にはない構成にて成されている。従って、該特開平３−
１４２８６４を適用して電源ノイズを低減しようとした
場合には、その集積回路の製造工程を大幅に変更しなけ
ればならないという問題がある。
いる電源ノイズ吸収用のコンデンサは、従来の集積回路
にはない構成にて成されている。従って、該特開平３−
１４２８６４を適用して電源ノイズを低減しようとした
場合には、その集積回路の製造工程を大幅に変更しなけ
ればならないという問題がある。
【００２１】本発明は、前記従来の問題点を解決するべ
く成されたもので、集積回路内のある機能ブロックのノ
イズの発生を低減したり、他の回路部分で発生してしま
ったノイズがある機能ブロックへ悪影響を与えてしまう
ことを効果的に低減することができる集積回路を提供す
ることを目的とする。
く成されたもので、集積回路内のある機能ブロックのノ
イズの発生を低減したり、他の回路部分で発生してしま
ったノイズがある機能ブロックへ悪影響を与えてしまう
ことを効果的に低減することができる集積回路を提供す
ることを目的とする。
【００２２】
【課題を達成するための手段】本発明は、Ｐ形あるいは
Ｎ形の基板上にＮウェルあるいはＰウェルが形成され、
前記基板上に作り込む所定チャネルのＭＯＳトランジス
タと、前記ウェル上に作り込む、前記基板上に作り込む
ものとは異なるチャネルのＭＯＳトランジスタとを用い
たＣＭＯＳ構成の回路を有する集積回路において、少な
くとも１つのＰチャネルＭＯＳトランジスタと、少なく
とも１つのＮチャネルＭＯＳトランジスタとを用いた所
望の機能ブロックの、集積回路上のレイアウト部分のほ
ぼ全面に、前記ウェルが形成され、前記機能ブロックの
前記レイアウト部分中で、前記基板上に作り込む前記所
定チャネルのＭＯＳトランジスタの箇所については、前
記ウェルが形成されていないような構造を備えることに
より、前記課題を達成したものである。
Ｎ形の基板上にＮウェルあるいはＰウェルが形成され、
前記基板上に作り込む所定チャネルのＭＯＳトランジス
タと、前記ウェル上に作り込む、前記基板上に作り込む
ものとは異なるチャネルのＭＯＳトランジスタとを用い
たＣＭＯＳ構成の回路を有する集積回路において、少な
くとも１つのＰチャネルＭＯＳトランジスタと、少なく
とも１つのＮチャネルＭＯＳトランジスタとを用いた所
望の機能ブロックの、集積回路上のレイアウト部分のほ
ぼ全面に、前記ウェルが形成され、前記機能ブロックの
前記レイアウト部分中で、前記基板上に作り込む前記所
定チャネルのＭＯＳトランジスタの箇所については、前
記ウェルが形成されていないような構造を備えることに
より、前記課題を達成したものである。
【００２３】
【作用】前述の特開平１−２０６６４６等、基板上に形
成されたウェルを用いて、単一の基板上に作られた回路
部分間の相互干渉を低減できることが知られている。本
発明においては、該特開平１−２０６６４６の如く、そ
の集積度を低下させることなく、あるいは集積度の低下
の度合を低減しながら、ウェルを用いた単一の基板上の
回路部分間の相互干渉を低減する構成を見出してなされ
たものである。
成されたウェルを用いて、単一の基板上に作られた回路
部分間の相互干渉を低減できることが知られている。本
発明においては、該特開平１−２０６６４６の如く、そ
の集積度を低下させることなく、あるいは集積度の低下
の度合を低減しながら、ウェルを用いた単一の基板上の
回路部分間の相互干渉を低減する構成を見出してなされ
たものである。
【００２４】又、本発明は、ＭＯＳトランジスタを作り
込むウェルの浮遊容量を積極的に用い、該浮遊容量にて
電源ノイズを吸収するという、全く新しい着目点に基づ
いてなされたものである。
込むウェルの浮遊容量を積極的に用い、該浮遊容量にて
電源ノイズを吸収するという、全く新しい着目点に基づ
いてなされたものである。
【００２５】電源ノイズ吸収用コンデンサは、電源ノイ
ズの発生源により近いほど、あるいは、電源ノイズの混
入を防ぐ箇所により近いほど、より効果的な作用を得る
ことができる。従って、本発明の如くＭＯＳトランジス
タの近傍に、これが作り込まれるウェルを活用して電源
ノイズ吸収用コンデンサを形成した場合、より効果的に
電源ノイズを吸収することができる。
ズの発生源により近いほど、あるいは、電源ノイズの混
入を防ぐ箇所により近いほど、より効果的な作用を得る
ことができる。従って、本発明の如くＭＯＳトランジス
タの近傍に、これが作り込まれるウェルを活用して電源
ノイズ吸収用コンデンサを形成した場合、より効果的に
電源ノイズを吸収することができる。
【００２６】このような着目点に基づいて、本発明にお
いては、少なくとも１つのＰチャネルＭＯＳトランジス
タと少なくとも１つのＮチャネルＭＯＳトランジスタと
を用いた所望の機能ブロックについて、該機能ブロック
から発生してしまうノイズを吸収しようとする場合、あ
るいは、他の回路部分で発生してしまったノイズが当該
機能ブロックへ悪影響を与えてしまうことを防止する場
合に、集積回路上の該機能ブロックのレイアウト部分の
ほぼ全面に、ウェルを形成するようにしている。又、当
該機能ブロックにおいて、基板上に作り込む所定チャネ
ルのＭＯＳトランジスタの箇所については、前記ウェル
を形成しないようにしている。
いては、少なくとも１つのＰチャネルＭＯＳトランジス
タと少なくとも１つのＮチャネルＭＯＳトランジスタと
を用いた所望の機能ブロックについて、該機能ブロック
から発生してしまうノイズを吸収しようとする場合、あ
るいは、他の回路部分で発生してしまったノイズが当該
機能ブロックへ悪影響を与えてしまうことを防止する場
合に、集積回路上の該機能ブロックのレイアウト部分の
ほぼ全面に、ウェルを形成するようにしている。又、当
該機能ブロックにおいて、基板上に作り込む所定チャネ
ルのＭＯＳトランジスタの箇所については、前記ウェル
を形成しないようにしている。
【００２７】このような本発明の構成によれば、所定チ
ャネルのＭＯＳトランジスタを作り込むウェルの領域を
広くすることができ、他の回路部分との干渉を低減する
ことができる。又、該ウェルはその機能ブロック内の集
積回路レイアウトを有効に用いて形成することができる
ため、前述の特開平１−２０６６４６の如く新たにアイ
ソレーション領域を備えるものに比べ、少なくともその
集積度の低下を低減することができる。又、このように
その面積が広くされたウェルには所定チャネルのＭＯＳ
トランジスタが作り込まれるため、少なくとも該ＭＯＳ
トランジスタに係る電源ノイズを、広くされた該ウェル
の浮遊容量にてより効果的に低減することができる。即
ち、該ＭＯＳトランジスタで発生してしまった電源ノイ
ズをより効果的に吸収したり、他の回路部分で発生して
しまった電源ノイズが該ＭＯＳトランジスタへ悪影響を
与えてしまうことをより効果的に防止することができ
る。
ャネルのＭＯＳトランジスタを作り込むウェルの領域を
広くすることができ、他の回路部分との干渉を低減する
ことができる。又、該ウェルはその機能ブロック内の集
積回路レイアウトを有効に用いて形成することができる
ため、前述の特開平１−２０６６４６の如く新たにアイ
ソレーション領域を備えるものに比べ、少なくともその
集積度の低下を低減することができる。又、このように
その面積が広くされたウェルには所定チャネルのＭＯＳ
トランジスタが作り込まれるため、少なくとも該ＭＯＳ
トランジスタに係る電源ノイズを、広くされた該ウェル
の浮遊容量にてより効果的に低減することができる。即
ち、該ＭＯＳトランジスタで発生してしまった電源ノイ
ズをより効果的に吸収したり、他の回路部分で発生して
しまった電源ノイズが該ＭＯＳトランジスタへ悪影響を
与えてしまうことをより効果的に防止することができ
る。
【００２８】なお、本発明においては、その対象となる
機能ブロックの、所定チャネルのＭＯＳトランジスタが
作り込まれるウェルが広くされたものであるが、該ウェ
ルは、必ずしも該機能ブロックの完全に全面に一様に形
成される必要はなく、少なくとも次に列挙するような条
件を満していればよい。
機能ブロックの、所定チャネルのＭＯＳトランジスタが
作り込まれるウェルが広くされたものであるが、該ウェ
ルは、必ずしも該機能ブロックの完全に全面に一様に形
成される必要はなく、少なくとも次に列挙するような条
件を満していればよい。
【００２９】（１）ノイズ低減のために広くされるウェ
ルには、所定チャネルのＭＯＳトランジスタが作り込ま
れている。即ち、該ウェル中に、所定チャネルのＭＯＳ
トランジスタの動作領域が形成されているものである。
ルには、所定チャネルのＭＯＳトランジスタが作り込ま
れている。即ち、該ウェル中に、所定チャネルのＭＯＳ
トランジスタの動作領域が形成されているものである。
【００３０】（２）そのウェルが、隣接する相互干渉す
る恐れがある他の回路部分との間に、該回路部分との相
互干渉を低減するべく形成されている。
る恐れがある他の回路部分との間に、該回路部分との相
互干渉を低減するべく形成されている。
【００３１】なお、本発明はこれに限定されるものでは
ないが、前述のようにノイズ低減のために広くされる該
ウェルと、基板との間の浮遊容量にて、電源とグランド
との間の浮遊容量を効果的に増加することができ、より
効果的に電源ノイズを吸収することができる。
ないが、前述のようにノイズ低減のために広くされる該
ウェルと、基板との間の浮遊容量にて、電源とグランド
との間の浮遊容量を効果的に増加することができ、より
効果的に電源ノイズを吸収することができる。
【００３２】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【００３３】図１は、本発明が適用された実施例の集積
回路の一部分の集積回路レイアウト図である。
回路の一部分の集積回路レイアウト図である。
【００３４】この図１においては、Ｐ型基板上にＮウェ
ルが形成され、前記Ｐ型基板上に作り込むＮチャネルＭ
ＯＳトランジスタと、前記Ｎウェル上に作り込むＰチャ
ネルＭＯＳトランジスタとを用いたＣＭＯＳ構成の回路
を有する集積回路の一部が示されている。この図１に示
されるものは、前記図５に示した従来の集積回路の一部
分のものに対応するものであり、該図１の機能ブロック
Ａには、前記図５と同様に２つのインバータゲートが作
り込まれている。
ルが形成され、前記Ｐ型基板上に作り込むＮチャネルＭ
ＯＳトランジスタと、前記Ｎウェル上に作り込むＰチャ
ネルＭＯＳトランジスタとを用いたＣＭＯＳ構成の回路
を有する集積回路の一部が示されている。この図１に示
されるものは、前記図５に示した従来の集積回路の一部
分のものに対応するものであり、該図１の機能ブロック
Ａには、前記図５と同様に２つのインバータゲートが作
り込まれている。
【００３５】この図１においては、前記機能ブロックＡ
のほぼ全面に、前記Ｎウェル１０が形成されている。
又、このように全面に形成された前記Ｎウェル１０に
は、前記Ｐ型基板上に作り込む前記ＮチャネルＭＯＳト
ランジスタの箇所については、ウェル中抜き部分１２a
及び１２b が設けられている。具体的には、動作領域２
４a の前記Ｐ型基板上に作り込まれるＮチャネルＭＯＳ
トランジスタの箇所と、動作領域２４b の前記Ｐ型基板
上に作り込まれるＮチャネルＭＯＳトランジスタの箇所
とに、それぞれ前記ウェル中抜き部分１２a 及び１２b
が形成されている。
のほぼ全面に、前記Ｎウェル１０が形成されている。
又、このように全面に形成された前記Ｎウェル１０に
は、前記Ｐ型基板上に作り込む前記ＮチャネルＭＯＳト
ランジスタの箇所については、ウェル中抜き部分１２a
及び１２b が設けられている。具体的には、動作領域２
４a の前記Ｐ型基板上に作り込まれるＮチャネルＭＯＳ
トランジスタの箇所と、動作領域２４b の前記Ｐ型基板
上に作り込まれるＮチャネルＭＯＳトランジスタの箇所
とに、それぞれ前記ウェル中抜き部分１２a 及び１２b
が形成されている。
【００３６】一方、前述のように広くされた前記Ｎウェ
ル１０には、動作領域２２a のＰチャネルＭＯＳトラン
ジスタと、動作領域２２b のＰチャネルＭＯＳトランジ
スタとが作り込まれている。
ル１０には、動作領域２２a のＰチャネルＭＯＳトラン
ジスタと、動作領域２２b のＰチャネルＭＯＳトランジ
スタとが作り込まれている。
【００３７】本実施例においては、この図１に示される
如く、前記Ｎウェル１０が前記機能ブロックＡのほぼ全
面に形成されているため、該機能ブロックＡと、これに
隣接する機能ブロックＢとの相互干渉や、該機能ブロッ
クＡと、これに隣接する機能ブロックＣとの相互干渉を
低減することができ、ノイズの混入等を低減することが
可能である。例えば、前記動作領域２２a の前記Ｐチャ
ネルＭＯＳトランジスタと前記機能ブロックＢとの間に
は前記Ｎウェルが形成されているので、前記特開平１−
２０６６４６の前記アイソレーション領域と同様の効果
を得ることができる。又、例えば前記動作領域２２b の
前記ＰチャネルＭＯＳトランジスタと前記機能ブロック
Ｃとの間には前記Ｎウェル１０が形成されているので、
前記特開平１−２０６６４６の前記アイソレーション領
域と同様の効果を得ることができる。
如く、前記Ｎウェル１０が前記機能ブロックＡのほぼ全
面に形成されているため、該機能ブロックＡと、これに
隣接する機能ブロックＢとの相互干渉や、該機能ブロッ
クＡと、これに隣接する機能ブロックＣとの相互干渉を
低減することができ、ノイズの混入等を低減することが
可能である。例えば、前記動作領域２２a の前記Ｐチャ
ネルＭＯＳトランジスタと前記機能ブロックＢとの間に
は前記Ｎウェルが形成されているので、前記特開平１−
２０６６４６の前記アイソレーション領域と同様の効果
を得ることができる。又、例えば前記動作領域２２b の
前記ＰチャネルＭＯＳトランジスタと前記機能ブロック
Ｃとの間には前記Ｎウェル１０が形成されているので、
前記特開平１−２０６６４６の前記アイソレーション領
域と同様の効果を得ることができる。
【００３８】図２は、本実施例の集積回路のＮチャネル
ＭＯＳトランジスタの断面図である。
ＭＯＳトランジスタの断面図である。
【００３９】この図２においては、前記図１のＩa −Ｉ
a 断面の断面図が示されている。即ち、ＬＯＣＯＳ領域
で区切られている前記動作領域２４a の前記Ｎチャネル
ＭＯＳトランジスタの断面が示されている。該Ｎチャネ
ルＭＯＳトランジスタは、ゲート２０a と、Ｎソース領
域３０と、Ｎドレイン領域３２とにより構成されてい
る。これらＮソース領域３０及びＮドレイン領域３２
は、Ｐ型基板１４上に形成されている。又、該Ｎチャネ
ルＭＯＳトランジスタの前記動作領域２４a 付近では、
前記Ｎウェル１０が除かれている。
a 断面の断面図が示されている。即ち、ＬＯＣＯＳ領域
で区切られている前記動作領域２４a の前記Ｎチャネル
ＭＯＳトランジスタの断面が示されている。該Ｎチャネ
ルＭＯＳトランジスタは、ゲート２０a と、Ｎソース領
域３０と、Ｎドレイン領域３２とにより構成されてい
る。これらＮソース領域３０及びＮドレイン領域３２
は、Ｐ型基板１４上に形成されている。又、該Ｎチャネ
ルＭＯＳトランジスタの前記動作領域２４a 付近では、
前記Ｎウェル１０が除かれている。
【００４０】図３は、本実施例の集積回路のＰチャネル
ＭＯＳトランジスタの断面を示す断面図である。
ＭＯＳトランジスタの断面を示す断面図である。
【００４１】この図３においては、前記図１のＩb −Ｉ
b 断面の断面図が示されている。即ち、この図３は、Ｌ
ＯＣＯＳ領域で区切られている前記動作領域２２a の前
記ＰチャネルＭＯＳトランジスタの断面図が示されてい
る。該ＰチャネルＭＯＳトランジスタは、ゲート２０a
と、Ｐソース領域３４と、Ｐドレイン領域３６とにより
構成されている。これらＰソース領域３４及びＰドレイ
ン領域３６は、前記Ｎウェル１０上に作り込まれてい
る。又、該ウェル１０は、前記Ｐ型基板１４上に、広く
形成されている。この図３の断面図においては、前記Ｐ
型基板１４の上面全てが前記ウェル１０となっている。
b 断面の断面図が示されている。即ち、この図３は、Ｌ
ＯＣＯＳ領域で区切られている前記動作領域２２a の前
記ＰチャネルＭＯＳトランジスタの断面図が示されてい
る。該ＰチャネルＭＯＳトランジスタは、ゲート２０a
と、Ｐソース領域３４と、Ｐドレイン領域３６とにより
構成されている。これらＰソース領域３４及びＰドレイ
ン領域３６は、前記Ｎウェル１０上に作り込まれてい
る。又、該ウェル１０は、前記Ｐ型基板１４上に、広く
形成されている。この図３の断面図においては、前記Ｐ
型基板１４の上面全てが前記ウェル１０となっている。
【００４２】図４は、本実施例の集積回路に作り込まれ
るインバータゲートの回路図である。
るインバータゲートの回路図である。
【００４３】この図４においては、前記図１の前記機能
ブロックＡ中の２つのインバータゲートのうちの１つの
回路が示されている。特に、この図４のＰチャネルＭＯ
ＳトランジスタＴＰは、前記図１の前記動作領域２２a
の前記ＰチャネルＭＯＳトランジスタである。Ｎチャネ
ルＭＯＳトランジスタＴＮは、前記動作領域２４a の前
記ＮチャネルＭＯＳトランジスタである。
ブロックＡ中の２つのインバータゲートのうちの１つの
回路が示されている。特に、この図４のＰチャネルＭＯ
ＳトランジスタＴＰは、前記図１の前記動作領域２２a
の前記ＰチャネルＭＯＳトランジスタである。Ｎチャネ
ルＭＯＳトランジスタＴＮは、前記動作領域２４a の前
記ＮチャネルＭＯＳトランジスタである。
【００４４】前述のようにその面積が広くされた本実施
例の前記Ｎウェル１０は、前記ＰチャネルＭＯＳトラン
ジスタＴＰが作り込まれている。又、該Ｎウェル１０
は、この図４のコンデンサＣに示す如く、電源ＶDDとグ
ランドＶSSとの間の浮遊容量を効果的に増加させてい
る。又、抵抗Ｒは、前記Ｎウェル１０に係るウェル抵抗
（電気抵抗）である。前記浮遊容量は、この図４に示さ
れるインバータゲートの前記電源ＶDD及び前記グランド
ＶSS間に接続した電源ノイズ吸収用コンデンサとして効
果的に作用する。
例の前記Ｎウェル１０は、前記ＰチャネルＭＯＳトラン
ジスタＴＰが作り込まれている。又、該Ｎウェル１０
は、この図４のコンデンサＣに示す如く、電源ＶDDとグ
ランドＶSSとの間の浮遊容量を効果的に増加させてい
る。又、抵抗Ｒは、前記Ｎウェル１０に係るウェル抵抗
（電気抵抗）である。前記浮遊容量は、この図４に示さ
れるインバータゲートの前記電源ＶDD及び前記グランド
ＶSS間に接続した電源ノイズ吸収用コンデンサとして効
果的に作用する。
【００４５】従って、本実施例によれば、前記機能ブロ
ックＡ内の前記インバータゲートで発生してしまった電
源ノイズを前記コンデンサＣで増加される浮遊容量にて
効果的に吸収することができる。又、該機能ブロックＡ
に供給される電源線あるいはグランド線によって他の回
路部分から混入してしまった電源ノイズの悪影響を、前
記コンデンサＣで増加される浮遊容量にて効果的に低減
することができるので、該機能ブロックＡ中の前記イン
バータゲートの動作の信頼性の向上等を図ることが可能
である。
ックＡ内の前記インバータゲートで発生してしまった電
源ノイズを前記コンデンサＣで増加される浮遊容量にて
効果的に吸収することができる。又、該機能ブロックＡ
に供給される電源線あるいはグランド線によって他の回
路部分から混入してしまった電源ノイズの悪影響を、前
記コンデンサＣで増加される浮遊容量にて効果的に低減
することができるので、該機能ブロックＡ中の前記イン
バータゲートの動作の信頼性の向上等を図ることが可能
である。
【００４６】
【発明の効果】以上説明した通り、本発明によれば、集
積回路内のある機能ブロックでのノイズ発生を低減した
り、他の回路部分で発生してしまったノイズがある機能
ブロックへ悪影響を与えてしまうことを効果的に低減す
ることができるという優れた効果を得ることができる。
積回路内のある機能ブロックでのノイズ発生を低減した
り、他の回路部分で発生してしまったノイズがある機能
ブロックへ悪影響を与えてしまうことを効果的に低減す
ることができるという優れた効果を得ることができる。
【図１】本発明が適用された実施例の集積回路の一部の
集積回路レイアウト図
集積回路レイアウト図
【図２】前記実施例のＮチャネルＭＯＳトランジスタの
断面を示す断面図
断面を示す断面図
【図３】前記実施例のＰチャネルＭＯＳトランジスタの
断面を示す断面図
断面を示す断面図
【図４】前記実施例のインバータゲートの回路図
【図５】単一の基板上の回路部分相互干渉を低減するよ
うにした従来の集積回路の集積回路レイアウト図
うにした従来の集積回路の集積回路レイアウト図
【図６】前記従来の集積回路のＮチャネルＭＯＳトラン
ジスタの断面を示す断面図
ジスタの断面を示す断面図
【図７】前記従来の集積回路のＰチャネルＭＯＳトラン
ジスタの断面を示す断面図
ジスタの断面を示す断面図
【符号の説明】 １０…Ｎウェル １２a 、１２b …ウェル中抜き部分 １４…Ｐ型基板 ２０a 、２０b …ＭＯＳトランジスタのゲート ２２a 、２２b …ＰチャネルＭＯＳトランジスタの動作
領域 ２４a 、２４b …ＮチャネルＭＯＳトランジスタの動作
領域 ３０…Ｎソース領域 ３２…Ｎドレイン領域 ３４…Ｐソース領域 ３６…Ｐドレイン領域 Ｃ…コンデンサ（浮遊容量） Ｒ…抵抗（ウェル抵抗） ＴＮ…ＮチャネルＭＯＳトランジスタ ＴＰ…ＰチャネルＭＯＳトランジスタ ＶDD…電源 ＶSS…グランド
領域 ２４a 、２４b …ＮチャネルＭＯＳトランジスタの動作
領域 ３０…Ｎソース領域 ３２…Ｎドレイン領域 ３４…Ｐソース領域 ３６…Ｐドレイン領域 Ｃ…コンデンサ（浮遊容量） Ｒ…抵抗（ウェル抵抗） ＴＮ…ＮチャネルＭＯＳトランジスタ ＴＰ…ＰチャネルＭＯＳトランジスタ ＶDD…電源 ＶSS…グランド
Claims (1)
- 【請求項１】Ｐ形あるいはＮ形の基板上にＮウェルある
いはＰウェルが形成され、前記基板上に作り込む所定チ
ャネルのＭＯＳトランジスタと、前記ウェル上に作り込
む、前記基板上に作り込むものとは異なるチャネルのＭ
ＯＳトランジスタとを用いたＣＭＯＳ構成の回路を有す
る集積回路において、 少なくとも１つのＰチャネルＭＯＳトランジスタと、少
なくとも１つのＮチャネルＭＯＳトランジスタとを用い
た所望の機能ブロックの、集積回路上のレイアウト部分
のほぼ全面に、前記ウェルが形成され、 前記機能ブロックの前記レイアウト部分中で、前記基板
上に作り込む前記所定チャネルのＭＯＳトランジスタの
箇所については、前記ウェルが形成されていないような
構造を特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294068A JPH06151741A (ja) | 1992-11-02 | 1992-11-02 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294068A JPH06151741A (ja) | 1992-11-02 | 1992-11-02 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151741A true JPH06151741A (ja) | 1994-05-31 |
Family
ID=17802875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4294068A Pending JPH06151741A (ja) | 1992-11-02 | 1992-11-02 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151741A (ja) |
-
1992
- 1992-11-02 JP JP4294068A patent/JPH06151741A/ja active Pending
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