JPH06151603A - Production of semiconductor device - Google Patents
Production of semiconductor deviceInfo
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- JPH06151603A JPH06151603A JP32357892A JP32357892A JPH06151603A JP H06151603 A JPH06151603 A JP H06151603A JP 32357892 A JP32357892 A JP 32357892A JP 32357892 A JP32357892 A JP 32357892A JP H06151603 A JPH06151603 A JP H06151603A
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- Japan
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- contact hole
- film
- insulating film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device.
【0002】[0002]
【従来の技術】近年、半導体集積回路の集積度を高める
ため、3層以上の多層配線構造の必要性が益々強くなっ
ている。一方、コンタクトホ−ルやスル−ホ−ルの微細
化に伴ない多層配線を平坦に形成することは難しく、多
層配線が平坦に形成されないことによって断線が生じ、
歩溜まりを低下させる重大な要因となっている。2. Description of the Related Art In recent years, in order to increase the degree of integration of semiconductor integrated circuits, the need for a multi-layered wiring structure having three or more layers has become stronger and stronger. On the other hand, it is difficult to form a multilayer wiring flat with the miniaturization of contact holes and through holes, and disconnection occurs because the multilayer wiring is not formed flat.
It is a serious factor that lowers the yield.
【0003】図2(a)乃至(e)は断線を防止するこ
とを意図した半導体装置の従来の代表的な製造工程例を
示す図である。図2(a)乃至(e)を参照すると、先
づ、シリコン基板11上に絶縁膜としてPSG膜12を
堆積させ(図2(a))、次いで、その上にレジスト膜
13を塗布しコンタクトホ−ルに対応させて窓14を開
ける(図2(b))。ここで、先づ、等方性ドライエッ
チングを施しコンタクトホ−ル開口部の段差15を削り
(図2(c))、次に異方性ドライエッチングにより垂
直にホ−ルを形成する(図2(d))。しかる後、レジ
スト膜13を除去し全面に配線材料として例えばアルミ
ニウム(Al)を堆積し、図2(e)に示すような配線
16を形成することができる。2A to 2E are views showing an example of a typical conventional manufacturing process of a semiconductor device intended to prevent disconnection. Referring to FIGS. 2A to 2E, first, a PSG film 12 is deposited as an insulating film on a silicon substrate 11 (FIG. 2A), and then a resist film 13 is applied thereon to form a contact. The window 14 is opened corresponding to the hole (FIG. 2 (b)). Here, first, isotropic dry etching is performed to remove the step 15 at the contact hole opening (FIG. 2C), and then anisotropically dry etching is performed to form a vertical hole (FIG. 2C). 2 (d)). After that, the resist film 13 is removed, and, for example, aluminum (Al) is deposited on the entire surface as a wiring material, so that the wiring 16 as shown in FIG. 2E can be formed.
【0004】ところで、この製造工程例では、図2
(e)に示すように、確かに断線の可能性を減少させる
ことはできるものの、コンタクトホ−ルの開口径Aは設
計段階のホ−ル径より大きくなり、コンタクトホールを
微細に形成することが難しくなる。このように、上記の
製造工程例では、集積回路の微細化に伴うコンタクトホ
−ルの微細化の要求と、多層配線の断線を防止する要求
とは互いに相容れないものとなってしまう。By the way, in this manufacturing process example, FIG.
As shown in (e), although the possibility of disconnection can be certainly reduced, the opening diameter A of the contact hole becomes larger than the hole diameter at the design stage, and the contact hole should be formed finely. Becomes difficult. As described above, in the above example of the manufacturing process, the demand for miniaturization of the contact hole accompanying the miniaturization of the integrated circuit and the demand for preventing disconnection of the multilayer wiring are incompatible with each other.
【0005】このような問題を解決するための、特公平
4−1498号公報には、スル−ホ−ルの形状を保った
ままで導電体材料をその表面を平坦にして埋め込み、そ
の上に配線層を平坦に形成する方法が提案されている。
図3(a)乃至(e)はこの公報に開示の製造工程を示
す図である。図3(a)乃至(e)を参照すると、この
方法では、先づ、半導体基板21上の絶縁膜22にスル
−ホ−ル23を形成する(図3(a))。次いで、基板
21上の全面に最初は蒸着により導電体材料24aを堆
積し、次にスパッタにより導電体材料24bを堆積し
て、スル−ホ−ル23を埋め込み(図3(b))、しか
る後、スル−ホ−ル23の上方部分にスル−ホ−ル23
よりも幅の大きなマスク膜25を形成する(図3
(c))。次いで、エッチングにより絶縁膜22上にあ
る導電体材料24a,24bを除去し(図3(d))、
しかる後、マスク膜25を除去する。この結果、図3
(e)のように導電体材料24をスル−ホ−ル23内に
埋め込み、また、導電体材料24の上表面が平坦に保た
れた状態にすることを意図している。In order to solve such a problem, Japanese Patent Publication No. 4-1498 discloses that a conductor material is embedded with its surface flattened while keeping the shape of a through hole, and wiring is formed on the conductor material. Methods have been proposed for forming layers flat.
3A to 3E are views showing the manufacturing process disclosed in this publication. With reference to FIGS. 3A to 3E, in this method, a through hole 23 is first formed in the insulating film 22 on the semiconductor substrate 21 (FIG. 3A). Then, the conductor material 24a is first deposited on the entire surface of the substrate 21 by vapor deposition, and then the conductor material 24b is deposited by sputtering to fill the through-holes 23 (FIG. 3B). Then, the through hole 23 is provided on the upper portion of the through hole 23.
A mask film 25 having a width larger than that of the mask film 25 is formed (FIG. 3).
(C)). Next, the conductor materials 24a and 24b on the insulating film 22 are removed by etching (FIG. 3D),
After that, the mask film 25 is removed. As a result,
It is intended that the conductor material 24 is embedded in the through-hole 23 as shown in (e) and that the upper surface of the conductor material 24 is kept flat.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、上述し
た公報に開示の方法では、スル−ホ−ルを埋め込む際
に、すなわち図3(b)の工程において、最初は蒸着
で、次いで、スパッタによって導電体材料24a,24
bを順次に堆積しており、スパッタによる場合には、導
電体材料はスル−ホ−ルの底部だけでなく側部上にも堆
積する性質があるため、図3(a)乃至(e)のように
製造されるべき工程は、実際には図4(a)乃至(e)
のようになってしまう。すなわち、図4(b)に示すよ
うに、スパッタによって導電体材料24bを堆積すると
きに、スルーホール23内の導電体材料24bは、スル
−ホ−ル外の導電体材料24b,すなわち絶縁膜22上
の導電体材料24bとつながってしまう可能性がある。
この場合には、図4(d)の工程においてマスク膜25
の下方側部の導電体材料24を等方性エッチングする
と、スル−ホ−ル内の導電体材料24にまでエッチング
が及び、図4(e)のように導電体材料の上表面の平坦
性が得られず、配線の断線や接触不良の原因となるとい
う欠点があった。However, in the method disclosed in the above-mentioned publication, when the through hole is buried, that is, in the step of FIG. Body material 24a, 24
When b is sequentially deposited and the sputtering method is used, the conductive material has the property of depositing not only on the bottom of the through-hole but also on the side, so that FIGS. The process to be manufactured as shown in FIG.
It becomes like. That is, as shown in FIG. 4B, when the conductor material 24b is deposited by sputtering, the conductor material 24b in the through hole 23 is the conductor material 24b outside the through hole, that is, the insulating film. There is a possibility that it will be connected to the conductor material 24b on 22.
In this case, the mask film 25 is formed in the step of FIG.
Isotropically etching the conductive material 24 on the lower side of the conductive material 24, the conductive material 24 in the through hole is etched, and the flatness of the upper surface of the conductive material is flat as shown in FIG. 4 (e). However, there is a drawback in that it causes disconnection of wiring and poor contact.
【0007】本発明は、上記従来技術の欠点を解決する
ものであり、コンタクトホ−ルあるいはスル−ホ−ルに
断線を発生させることなく導電体材料を埋め込み、か
つ、簡便かつ確実に平坦な多層配線を形成することの可
能な半導体装置の製造方法を提供することを目的として
いる。The present invention solves the above-mentioned drawbacks of the prior art. It embeds a conductive material in the contact hole or through hole without causing wire breakage, and provides a simple and reliable flat surface. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of forming multi-layer wiring.
【0008】[0008]
【課題を解決するための手段および作用】上記目的を達
成するために、本発明は、基板上の絶縁膜にコンタクト
ホ−ルあるいはスル−ホ−ルを形成後、全面に導電体材
料を蒸着によって堆積して前記コンタクトホ−ルあるい
はスル−ホ−ルを途中まで埋め込む工程と、コンタクト
ホ−ルあるいはスル−ホ−ルの上部にコンタクトホール
あるいはスルーホ−ルを完全に覆うようにマスク膜を形
成する工程と、エッチングにより絶縁膜上の導電体材料
を除去する工程と、ホ−ル内に埋め込まれた導電体材料
の高さまで前記絶縁膜をエッチバックする工程とを有す
ることを特徴としている。これにより、コンタクトホ−
ルあるいはスル−ホ−ルを導電体材料で埋め込むことが
でき、さらに導電体材料の上表面を平坦なものに形成す
ることができる。In order to achieve the above object, the present invention is to form a contact hole or a through hole on an insulating film on a substrate and then deposit a conductive material on the entire surface. And depositing the contact hole or through hole halfway, and forming a mask film on the contact hole or through hole so as to completely cover the contact hole or through hole. The method is characterized by including a step of forming, a step of removing the conductive material on the insulating film by etching, and a step of etching back the insulating film to the height of the conductive material embedded in the hole. . This allows the contact
The conductor or the through hole can be embedded with a conductive material, and the upper surface of the conductive material can be formed to be flat.
【0009】[0009]
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図1(a)乃至(g)は本発明に係る半導体装
置の製造工程の一例を示す図である。図1(a)乃至
(g)を参照すると、先づ、図1(a)に示すように、
シリコン基板1上に膜厚10000ÅのPSG膜2を堆
積し、1.0μm径のコンタクトホ−ル3をリアクティ
ブ・イオン・エッチングで垂直に形成する。次いで、図
1(b)に示すように、導電体材料としてAl(アルミ
ニウム)を抵抗加熱法(蒸着)によって7000Åの膜
厚に堆積し、Alの導電体材料層4を形成する。なお、
この工程において、導電体材料層4は、コンタクトホ−
ル3内に途中まで埋め込まれ、従って、コンタクトホ−
ル3内とコンタクトホ−ル3外とでつながっていない。
次に、全面にレジストを1μm程度の厚さに塗布し、図
1(c)に示すようにパタ−ニングしてコンタクトホ−
ル3の径の2倍程度(2μm)の幅をもつレジスト膜5
を形成する。すなわち、コンタクトホ−ル3を完全に覆
うようにレジスト膜5を形成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. 1A to 1G are views showing an example of a manufacturing process of a semiconductor device according to the present invention. Referring to FIGS. 1A to 1G, first, as shown in FIG.
A PSG film 2 having a film thickness of 10000Å is deposited on a silicon substrate 1, and a contact hole 3 having a diameter of 1.0 μm is vertically formed by reactive ion etching. Next, as shown in FIG. 1B, Al (aluminum) is deposited as a conductor material by a resistance heating method (vapor deposition) to a film thickness of 7,000 Å to form an Al conductor material layer 4. In addition,
In this step, the conductor material layer 4 is contacted with the contact hole.
It is partially embedded in the rule 3, and therefore the contact hole
There is no connection between the inside of rule 3 and the outside of contact hole 3.
Next, a resist is applied on the entire surface to a thickness of about 1 .mu.m, and patterning is performed as shown in FIG.
Resist film 5 having a width about twice (2 μm) the diameter of the rule 3
To form. That is, the resist film 5 is formed so as to completely cover the contact hole 3.
【0010】次に、リン酸系のエッチャントで等方性ウ
エットエッチングによりコンタクトホ−ル3外に形成さ
れているAlの導電体材料層4(4c)を除去する。Next, the conductor material layer 4 (4c) of Al formed outside the contact hole 3 is removed by isotropic wet etching with a phosphoric acid type etchant.
【0011】次いで、図1(d)に示すように、コンタ
クトホ−ル3内に埋め込まれた導電体材料層4の表面と
同じ高さとなるまで、レジスト膜5を残したままPSG
膜2に対して等方性ドライエッチングを行ないPSG膜
2の一部2dを除去する。Then, as shown in FIG. 1D, the PSG is left with the resist film 5 left until the height is the same as the surface of the conductive material layer 4 embedded in the contact hole 3.
Isotropic dry etching is performed on the film 2 to remove a part 2d of the PSG film 2.
【0012】しかる後、レジスト膜5を除去すると、図
1(e)に示すようにコンタクトホ−ル3内の導電体材
料層4の上表面とPSG膜2の表面とは同一平面にあっ
て、導電体材料層4の上表面をほぼ平坦なものに形成す
ることができる。次いで、電極配線とするため、スパッ
タによりAlの導電体材料層4fを堆積すると、その下
地が平坦なため導電体材料層4fの表面も平坦に形成さ
れる(図1(f))。なお、図1(f)の工程において
スパッタでAlを堆積させることにより、コンタクトホ
−ル3内の導電体材料層4の表面に僅かに存在する酸化
膜を逆スパッタにより除去できて、良好なAl−Al接
触が得られる。After that, when the resist film 5 is removed, as shown in FIG. 1E, the upper surface of the conductor material layer 4 in the contact hole 3 and the surface of the PSG film 2 are flush with each other. The upper surface of the conductor material layer 4 can be formed to be substantially flat. Next, a conductor material layer 4f of Al is deposited by sputtering to form an electrode wiring, and the surface of the conductor material layer 4f is also formed flat because the base is flat (FIG. 1 (f)). By depositing Al by sputtering in the step of FIG. 1F, the oxide film slightly present on the surface of the conductor material layer 4 in the contact hole 3 can be removed by reverse sputtering, which is favorable. An Al-Al contact is obtained.
【0013】多層配線構造を形成する場合には、導電体
材料層4f上にさらにPSG膜6を形成し、PSG膜6
にスルーホール7を形成し、上述したと全く同様の方法
でAlの導電体材料層8を形成し、続いてAlの導電体
材料層8gを形成すれば良い(図1(g))。In the case of forming a multilayer wiring structure, a PSG film 6 is further formed on the conductor material layer 4f, and the PSG film 6 is formed.
The through hole 7 may be formed in the substrate, the Al conductor material layer 8 may be formed by the same method as described above, and then the Al conductor material layer 8g may be formed (FIG. 1G).
【0014】上述した実施例においては、導電体材料と
してAlを用い、また、絶縁膜としてPSG膜を用いた
が、その他の導電体材料あるいは絶縁膜材料を用いるこ
ともできる。その場合には、エッチャント、エッチング
方法を適宜変更する必要がある。Although Al is used as the conductor material and the PSG film is used as the insulating film in the above-described embodiments, other conductor materials or insulating film materials may be used. In that case, it is necessary to appropriately change the etchant and the etching method.
【0015】[0015]
【発明の効果】以上に説明したように、本発明によれ
ば、基板上の絶縁膜にコンタクトホールあるいはスルー
ホールを形成後、全面に導電体材料を蒸着によって堆積
して前記コンタクトホ−ルあるいはスル−ホ−ルを途中
まで埋め込み、次いで、コンタクトホ−ルあるいはスル
−ホ−ルの上部にコンタクトホールあるいはスルーホ−
ルを完全に覆うようにマスク膜を形成し、次いで、エッ
チングにより絶縁膜上の導電体材料を除去し、ホ−ル内
に埋め込まれた導電体材料の高さまで前記絶縁膜をエッ
チバックするようにしており、コンタクトホ−ルあるい
はスルーホールを埋め込む際に、蒸着により、しかもコ
ンタクトホ−ルあるいはスル−ホ−ルの途中までしか導
電体材料が埋め込まれないので、コンタクトホ−ルある
いはスル−ホ−ルの内と外で導電体材料がつながること
はなく、従って、従来技術において生じた問題を生じさ
せることなく簡便かつ確実に平坦な配線を形成すること
が可能となる。これにより、集積回路の微細化に伴って
コンタクトホールあるいはスル−ホ−ルを微細化する場
合にも、コンタクトホールあるいはスル−ホ−ルの微細
化の要求を損なわずに、信頼性のある平坦な多層配線を
形成することができる。この結果、多層配線構造を有す
る半導体装置の実現を容易にし、半導体装置の集積度を
高める場合にも、その信頼性を損ねることなく、良好な
半導体装置を提供することができる。As described above, according to the present invention, after forming a contact hole or a through hole in an insulating film on a substrate, a conductive material is deposited on the entire surface by vapor deposition to form the contact hole or the through hole. The through hole is embedded partway, and then the contact hole or through hole is placed on top of the contact hole or through hole.
A mask film is formed so as to completely cover the insulating film, and then the conductive material on the insulating film is removed by etching to etch back the insulating film to the height of the conductive material embedded in the hole. However, when the contact hole or the through hole is buried, the conductive material is buried by vapor deposition and only up to the middle of the contact hole or the through hole. The conductor material is not connected to the inside and outside of the hole. Therefore, it is possible to easily and surely form a flat wiring without causing the problems in the prior art. As a result, even when the contact hole or the through hole is miniaturized with the miniaturization of the integrated circuit, a reliable flatness can be achieved without impairing the demand for the miniaturization of the contact hole or the through hole. It is possible to form various multilayer wiring. As a result, it is possible to easily realize a semiconductor device having a multilayer wiring structure and provide a good semiconductor device without impairing its reliability even when the degree of integration of the semiconductor device is increased.
【図1】半導体装置の本発明による製造工程例を示す図
である。FIG. 1 is a diagram showing an example of a manufacturing process of a semiconductor device according to the present invention.
【図2】半導体装置の従来の製造工程例を示す図であ
る。FIG. 2 is a diagram showing an example of a conventional manufacturing process of a semiconductor device.
【図3】半導体装置の従来の製造工程例を示す図であ
る。FIG. 3 is a diagram showing a conventional manufacturing process example of a semiconductor device.
【図4】半導体装置の従来の製造工程例を示す図であ
る。FIG. 4 is a diagram showing an example of a conventional manufacturing process of a semiconductor device.
1 シリコン基板 2 PSG膜 3 コンタクトホール 4,8 導電体材料層 5 レジスト膜 6 PSG膜 7 スルーホール 1 Silicon Substrate 2 PSG Film 3 Contact Hole 4, 8 Conductor Material Layer 5 Resist Film 6 PSG Film 7 Through Hole
Claims (1)
いはスル−ホ−ルを形成後、全面に導電体材料を蒸着に
よって堆積して前記コンタクトホ−ルあるいはスル−ホ
−ルを途中まで埋め込む工程と、コンタクトホ−ルある
いはスル−ホ−ルの上部にコンタクトホールあるいはス
ルーホ−ルを完全に覆うようにマスク膜を形成する工程
と、エッチングにより絶縁膜上の導電体材料を除去する
工程と、ホ−ル内に埋め込まれた導電体材料の高さまで
前記絶縁膜をエッチバックする工程とを有することを特
徴とする半導体装置の製造方法。1. A contact hole or a through hole is formed on an insulating film on a substrate, and then a conductive material is deposited on the entire surface by vapor deposition so that the contact hole or the through hole is partially formed. Step of burying, step of forming mask film on contact hole or through hole so as to completely cover contact hole or through hole, step of removing conductive material on insulating film by etching And a step of etching back the insulating film up to the height of the conductive material embedded in the hole.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32357892A JPH06151603A (en) | 1992-11-09 | 1992-11-09 | Production of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32357892A JPH06151603A (en) | 1992-11-09 | 1992-11-09 | Production of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06151603A true JPH06151603A (en) | 1994-05-31 |
Family
ID=18156276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32357892A Pending JPH06151603A (en) | 1992-11-09 | 1992-11-09 | Production of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06151603A (en) |
-
1992
- 1992-11-09 JP JP32357892A patent/JPH06151603A/en active Pending
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