JPH0615122U - Time constant stabilization circuit - Google Patents
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Abstract
(57)【要約】
【目的】 電源電圧が変動しても、常に、所定の時定数
幅を確保したリセット信号を出力する。
【構成】 電源電圧ＶCCが第１の閾値電圧Ｖth1 より低
くなったときに第１の比較回路２０から出力される放電
開始指示信号に応答して、セット入力発生回路６０はセ
ット入力信号を放電状態記憶回路７０に供給して放電継
続信号を出力させる。この放電継続信号の間、放電回路
３０は時定数回路１０のコンデンサＣT を放電させ、こ
の放電電圧ＶC が第３の閾値電圧Ｖth3 より低くなると
きに、第３の比較回路８０から出力される放電終了指示
信号に応答して、リセット入力発生回路９０はリセット
入力信号を放電状態記憶回路７０に供給して放電継続信
号の出力を停止させる。この時点からコンデンサＣT は
充電し、充電電圧ＶC が第２の閾値電圧Ｖth2 未満の
間、第２の比較回路４０はリセット指示信号を出力して
出力回路５０からリセット入力信号を出力させる。
(57) [Summary] [Purpose] Even if the power supply voltage fluctuates, a reset signal with a predetermined time constant width is always output. [Configuration] In response to a discharge start instruction signal output from the first comparison circuit 20 when the power supply voltage V CC becomes lower than a first threshold voltage V th1 , the set input generation circuit 60 outputs a set input signal. It is supplied to the discharge state storage circuit 70 to output a discharge continuation signal. During this discharge continuation signal, the discharge circuit 30 discharges the capacitor C T of the time constant circuit 10, and when the discharge voltage V C becomes lower than the third threshold voltage V th3 , the output from the third comparison circuit 80. In response to the discharge end instruction signal, the reset input generation circuit 90 supplies the reset input signal to the discharge state storage circuit 70 to stop the output of the discharge continuation signal. From this point of time, the capacitor C T is charged, and while the charging voltage V C is less than the second threshold voltage V th2 , the second comparison circuit 40 outputs the reset instruction signal and the output circuit 50 outputs the reset input signal. .
Description
【０００１】[0001]
本考案は時定数安定回路に関する。 The present invention relates to a time constant stabilizing circuit.
【０００２】[0002]
マイクロコンピュータを搭載した電子機器では、その動作を安定に行なわせる ために、時定数安定回路が内蔵されている。 Electronic devices equipped with microcomputers have a built-in time constant stabilization circuit to stabilize their operation.
【０００３】 このような電子機器としては、例えば、２つの中央処理装置（ＣＰＵ）を含み 、これらＣＰＵを同期して二重運転するデュアルシステムがある。このデュアル システムでは、２つのＣＰＵを同期させて動作させる必要があるため、電源オン してから所定の遅延時間経過後に２つのＣＰＵに電源電圧を供給する必要がある 。この所定の遅延時間を確保するために、時定数安定回路が用いられる。As such an electronic device, for example, there is a dual system that includes two central processing units (CPUs) and double-operates the CPUs synchronously. In this dual system, since it is necessary to operate the two CPUs in synchronization, it is necessary to supply the power supply voltage to the two CPUs after a predetermined delay time has elapsed after the power was turned on. A time constant stabilizing circuit is used to secure the predetermined delay time.
【０００４】 また、他の電子機器として、通常モードとスタンバイモードの２つの動作モー ドで動作可能な１つのＣＰＵを備えたものがある。ＣＰＵは基準（基本）クロッ ク信号を発生する基準クロック発生器を有し、基準クロック信号を分周する分周 器の分周比を切り換えることにより、通常モードおよびスタンバイモードでの動 作周波数を変えている。すなわち、スタンバイモードではＣＰＵは時計としての み動作しているので比較的低い動作周波数で動作する。一方、通常モードでは、 ＣＰＵは時計としてばかりでなく、通常の計算等をも行う必要があるので、スタ ンバイモードでの動作周波数より速い動作周波数で動作する必要がある。ここで 、通常モードからスタンバイモードへの切替えは何等問題なく行える。しかしな がら、スタンバイモードから通常モードへ切り替えるには、動作周波数を高くす る必要があるので、動作周波数が安定するまでに時間が掛かる。この動作周波数 が安定するまでの時間を確保するために、時定数安定回路が用いられる。Further, as another electronic device, there is one that includes one CPU that can operate in two operation modes, a normal mode and a standby mode. The CPU has a reference clock generator that generates a reference (basic) clock signal. By switching the division ratio of the divider that divides the reference clock signal, the operating frequency in normal mode and standby mode can be changed. Changing. That is, in the standby mode, the CPU operates only as a clock and therefore operates at a relatively low operating frequency. On the other hand, in the normal mode, the CPU needs to perform not only the clock but also the normal calculation and the like, so that it is necessary to operate at an operating frequency faster than the operating frequency in the standby mode. Here, switching from the normal mode to the standby mode can be performed without any problem. However, in order to switch from the standby mode to the normal mode, it is necessary to increase the operating frequency, so it takes time for the operating frequency to stabilize. A time constant stabilizing circuit is used to secure the time until the operating frequency stabilizes.
【０００５】 図２に従来の時定数安定回路を示す。時定数安定回路は、電源端子とアースと の間に直列接続された抵抗ＲT とコンデンサＣT とから成る時定数回路１０を含 む。この時定数回路１０の時定数Ｔは抵抗ＲT とコンデンサＣT とによって規定 される。この結果、後述するように、電源電圧Ｖccが供給されたときに、時定数 回路１０を構成するコンデンサＣT は、時定数Ｔで規定された曲線に沿って充電 する。抵抗ＲT の一端は電源端子に接続され、コンデンサＣT の一端は接地され ている。電源端子には電子機器の電源スイッチ（図示せず）がオンのときに電源 電圧Ｖccが印加される。この例では、電源電圧Ｖccは５Ｖである。FIG. 2 shows a conventional time constant stabilizing circuit. The time constant stabilizing circuit includes a time constant circuit 10 composed of a resistor R T and a capacitor C T connected in series between a power supply terminal and ground. The time constant T of the time constant circuit 10 is defined by the resistor R T and the capacitor C T. As a result, as will be described later, when the power supply voltage V cc is supplied, the capacitor C T forming the time constant circuit 10 is charged along the curve defined by the time constant T. One end of the resistor R T is connected to the power supply terminal, and one end of the capacitor C T is grounded. The power supply voltage Vcc is applied to the power supply terminal when the power switch (not shown) of the electronic device is turned on. In this example, the power supply voltage Vcc is 5V.
【０００６】 時定数安定回路は、また、電源電圧Ｖccと所定の第１の閾値電圧Ｖth1 とを比 較し、電源電圧Ｖccが第１の閾値電圧Ｖth1 より低いときに放電指示信号を出力 する第１の比較回路２０を含む。詳細に説明すると、この第１の比較回路２０は 、電源端子とアースとの間に直列接続された抵抗Ｒ1 およびＲ2 と、電源端子と アースとの間に直列接続された抵抗Ｒ3 及びツェナダイオードＺＤ1 と、抵抗Ｒ1 と抵抗Ｒ2 の接続点が反転入力端子に接続され、抵抗Ｒ3 とツェナダイオード ＺＤ1 との接続点が非反転入力端子に接続された演算増幅器ＯＰ1 とを有する。 このような構成の第１の比較回路２０では、第１の閾値電圧Ｖth1 がツェナダイ オードＺＤ1 のツェナ電圧ＶZD1 と抵抗Ｒ1 およびＲ2 とによって規定される。 換言すれば、第１の閾値電圧Ｖth1 が所定の電圧となるように、ツェナダイオー ドＺＤ1 のツェナ電圧ＶZD1 と抵抗Ｒ1 およびＲ2 とが選択される。本実施例で は、第１の閾値電圧Ｖth1 は、例えば４Ｖに選ばれる。したがって、抵抗Ｒ1 お よびＲ2 によって電源電圧Ｖccを分圧した分圧電圧Ｖcc・（Ｒ2 ／（Ｒ1 ＋Ｒ2 ））がツェナ電圧ＶZD1 よりも低いときに、演算増幅器ＯＰ1 は放電指示信号と してハイレベルの信号を出力する。The time constant stabilizing circuit also compares the power supply voltage V cc with a predetermined first threshold voltage V th1, and when the power supply voltage V cc is lower than the first threshold voltage V th1 , a discharge instruction signal. It includes a first comparison circuit 20 that outputs More specifically, the first comparison circuit 20 includes resistors R 1 and R 2 connected in series between the power supply terminal and ground, and resistors R 3 and R 3 connected in series between the power supply terminal and ground. Zener diode ZD 1 and operational amplifier OP 1 in which the connection point between resistors R 1 and R 2 is connected to the inverting input terminal, and the connection point between resistor R 3 and zener diode ZD 1 is connected to the non-inverting input terminal. Have. In the first comparison circuit 20 having such a configuration, the first threshold voltage V th1 is defined by the Zener voltage V ZD1 of the Zener diode ZD 1 and the resistors R 1 and R 2 . In other words, the Zener voltage V ZD1 of the Zener diode ZD 1 and the resistors R 1 and R 2 are selected so that the first threshold voltage V th1 becomes a predetermined voltage. In this embodiment, the first threshold voltage V th1 is selected to be 4V, for example. Therefore, when the divided voltage V cc ((R 2 / (R 1 + R 2 )) obtained by dividing the power supply voltage V cc by the resistors R 1 and R 2 is lower than the Zener voltage V ZD1 , the operational amplifier OP 1 Outputs a high level signal as a discharge instruction signal.
【０００７】 この第１の比較回路２０には放電回路３０´が接続されている。放電指示信号 に応答して、放電回路３０´は時定数回路１０を構成するコンデンサＣT に蓄え られた電荷を放電して、その充電電圧ＶC を降下させる。詳細に説明すると、放 電回路３０´は、演算増幅器ＯＰ1 の出力端子にベースが接続され、電源端子に エミッタが接続されたｐｎｐ型トランジスタＱ1 と、このｐｎｐ型トランジスタ Ｑ1 のコレクタとアースとの間にダーリントン接続された２個のｎｐｎ型トラン ジスタＱ2 およびＱ3 と、ｎｐｎ型トランジスタＱ2 およびＱ3 のベース−エミ ッタ間にそれぞれ接続された抵抗Ｒ4 およびＲ5 とを有する。ｎｐｎ型トランジ スタＱ2 およびＱ3 のコレクタは共通に時定数回路１０を構成する抵抗ＲT とコ ンデンサＣT の接続点に接続されている。A discharge circuit 30 ′ is connected to the first comparison circuit 20. In response to the discharge instruction signal, the discharge circuit 30 'discharges the electric charge stored in the capacitor C T constituting the time constant circuit 10 and lowers the charge voltage V C thereof. In detail, discharge electric circuit 30 ', the operational amplifier OP to one output terminal base connected, a pnp-type transistor Q 1 whose emitter is connected to the power supply terminal, the collector and ground of the pnp-type transistor Q 1 and Darlington connection of two npn type Trang register Q 2 and Q 3 are between, the npn-type transistors Q 2 and Q 3 base - the emitter Tsu resistors R 4 and R 5 respectively connected between the motor Have. The collectors of the npn-type transistors Q 2 and Q 3 are commonly connected to the connection point between the resistor R T and the capacitor C T which form the time constant circuit 10.
【０００８】 このような構成の放電回路３０´によると、第１の比較回路２０から放電指示 信号が供給され、すなわち、演算増幅器ＯＰ1 の出力がハイレベルになると、ｐ ｎｐ型トランジスタＱ1 がオンし、それによって、ダーリントン接続された２個 のｎｐｎ型トランジスタＱ2 およびＱ3 がオン状態となる。これによって、コン デンサＣT に蓄えられた電荷はこのダーリントン接続された２個のｎｐｎ型トラ ンジスタＱ2 およびＱ3 を介して放電し、その充電電圧ＶC がコンデンサＣT と これら２個のｎｐｎ型トランジスタＱ2 およびＱ3 の等価抵抗ＲD とによって規 定される時定数に従った曲線に沿って降下する。According to the discharge circuit 30 ′ having such a configuration, when the discharge instruction signal is supplied from the first comparison circuit 20, that is, when the output of the operational amplifier OP 1 becomes high level, the pnp type transistor Q 1 is turned on. The two npn transistors Q 2 and Q 3 connected in Darlington are turned on. As a result, the electric charge stored in the capacitor C T is discharged through the two Darlington-connected npn-type transistors Q 2 and Q 3 , and the charging voltage V C thereof is the same as that of the capacitor C T. It falls along a curve according to the time constant defined by the equivalent resistance R D of the npn transistors Q 2 and Q 3 .
【０００９】 時定数回路１０には第２の比較回路４０が接続されている。第２の比較回路４ ０は充電電圧ＶC と所定の第２の閾値電圧Ｖth2 とを比較し、充電電圧ＶC が第 ２の閾値電圧Ｖth2 未満の間はリセット指示信号を出力し、充電電圧ＶC が第２ の閾値電圧Ｖth2 を越えた時に動作開始指示信号を出力する。詳細に説明すると 、第２の比較回路４０は、電源端子とアースとの間に直列接続された電流源ＣＳ1 およびツェナダイオードＺＤ2 と、抵抗ＲT とコンデンサＣT との接続点が反 転入力端子に接続され、電流源ＣＳ1 とツェナダイオードＺＤ2 との接続点が非 反転入力端子に接続された演算増幅器ＯＰ2 とを有する。第２の閾値電圧Ｖth2 はツェナダイオードＺＤ2 のツェナ電圧ＶZD2 に等しい。このような構成におい て、電子機器の電源スイッチがオンして、５Ｖの電源電圧が供給される。その時 点でのコンデンサＣT の充電電圧ＶC は、一般に第２の閾値電圧Ｖth2 より低く 、コンデンサＣT は時定数Ｔで規定される曲線に沿って充電する。この充電電圧 ＶC がツェナダイオードＺＤ2 のツェナ電圧ＶZD2 未満の間は演算増幅器ＯＰ2 はハイレベルの信号をリセット指示信号として出力する。充電電圧ＶC がツェナ ダイオードＺＤ2 のツェナ電圧ＶZD2 を越えると、演算増幅器ＯＰ2 は動作開始 指示信号としてロウレベルの信号を出力する。A second comparison circuit 40 is connected to the time constant circuit 10. The second comparison circuit 40 compares the charging voltage V C with a predetermined second threshold voltage V th2, and outputs a reset instruction signal while the charging voltage V C is less than the second threshold voltage V th2 . When the charging voltage V C exceeds the second threshold voltage V th2 , the operation start instruction signal is output. More specifically, in the second comparison circuit 40, the connection point between the current source CS 1 and the Zener diode ZD 2 connected in series between the power supply terminal and the ground, and the connection between the resistor R T and the capacitor C T is inverted. It has an operational amplifier OP 2 connected to the input terminal and having a connection point between the current source CS 1 and the Zener diode ZD 2 connected to the non-inverting input terminal. The second threshold voltage V th2 is equal to the Zener voltage V ZD2 of the Zener diode ZD 2 . In such a configuration, the power switch of the electronic device is turned on and the power voltage of 5V is supplied. The charging voltage V C of the capacitor C T at that time is generally lower than the second threshold voltage V th2 , and the capacitor C T charges along the curve defined by the time constant T. While the charging voltage V C is lower than the Zener voltage V ZD2 of the Zener diode ZD 2 , the operational amplifier OP 2 outputs a high level signal as a reset instruction signal. When the charging voltage V C exceeds the Zener voltage V ZD2 of the Zener diode ZD 2 , the operational amplifier OP 2 outputs a low level signal as an operation start instruction signal.
【００１０】 第２の比較回路４０には出力回路５０´が接続されている。出力回路はリセッ ト指示信号に応答してリセット信号を出力し、動作開始指示信号に応答して動作 電圧を出力する。詳細に説明すると、出力回路５０´は演算増幅器ＯＰ2 の出力 端子にベースが接続され、エミッタが電源端子に接続されたｐｎｐ型トランジス タＱ4 と、ｐｎｐ型トランジスタＱ4 のコレクタにベースが接続され、エミッタ が接地されたｎｐｎ型トランジスタＱ5 と、ｐｎｐ型トランジスタＱ4 のコレク タに一端が接続され、他端が接地された抵抗Ｒ6 と、ｎｐｎ型トランジスタＱ5 のコレクタにベースが共通に接続され、電源端子にエミッタが接続されて電流増 幅器（カレントミラー回路）として動作する２個のｐｎｐ型トランジスタＱ6 お よびＱ7 と、ｐｎｐ型トランジスタＱ7 のコレクタに一端が接続され、他端が接 地された抵抗Ｒ7 と、ｐｎｐ型トランジスタＱ7 のコレクタにベースが接続され 、コレクタが本時定数安定回路の出力端子に接続され、エミッタが接地されたｎ ｐｎ型トランジスタＱ8 とを有し、ｐｎｐ型トランジスタＱ6 のコレクタがｎｐ ｎ型トランジスタＱ5 のコレクタに接続されている。An output circuit 50 ′ is connected to the second comparison circuit 40. The output circuit outputs a reset signal in response to the reset instruction signal and an operating voltage in response to the operation start instruction signal. In detail, the output circuit 50 'is a base connected to the output terminal of the operational amplifier OP 2, a pnp type transistor capacitor Q 4 whose emitter is connected to the power supply terminal, a base connected to the collector of the pnp transistor Q 4 is, an npn-type transistor Q 5 whose emitter is grounded, is connected to one end to the collector of the pnp transistor Q 4, a resistor R 6 whose other end is grounded, the base to the collector of the npn-type transistor Q 5 is commonly , Two pnp-type transistors Q 6 and Q 7 that operate as a current amplifier (current mirror circuit) with the emitter connected to the power supply terminal, and one end connected to the collector of the pnp-type transistor Q 7. , The base is connected to the resistor R 7 whose other end is grounded, and the collector of the pnp-type transistor Q 7 , and the collector is the output terminal of the time constant stabilization circuit. And an n pn-type transistor Q 8 whose emitter is grounded, and the collector of the pn p-type transistor Q 6 is connected to the collector of the n pn-type transistor Q 5 .
【００１１】 このような構成の出力回路５０´によると、第２の比較回路４０からリセット 指示信号が供給され、すなわち、演算増幅器ＯＰ2 の出力がハイレベルであると 、ｐｎｐ型トランジスタＱ4 がオンし、ｎｐｎ型トランジスタＱ5 がオンし、電 流増幅器を構成する２個のｐｎｐ型トランジスタＱ6 およびＱ7 がオン状態とな り、ｎｐｎ型トランジスタＱ8 がオンとなって、実質的に０Ｖの信号をリセット 信号として出力する。一方、第２の比較回路４０から動作開始指示信号が供給さ れ、すなわち、演算増幅器ＯＰ2 の出力がロウレベルになると、ｐｎｐ型トラン ジスタＱ4 がオフし、ｎｐｎ型トランジスタＱ5 がオフし、電流増幅器を構成す る２個のｐｎｐ型トランジスタＱ6 およびＱ7 がオフ状態となり、ｎｐｎ型トラ ンジスタＱ8 がオフして、実質的に電源電圧Ｖccに等しい電圧が出力端子より動 作電圧として出力される。According to the output circuit 50 ′ having such a configuration, when the reset instruction signal is supplied from the second comparison circuit 40, that is, when the output of the operational amplifier OP 2 is at high level, the pnp transistor Q 4 becomes When turned on, the npn-type transistor Q 5 is turned on, the two pnp-type transistors Q 6 and Q 7 forming the current amplifier are turned on, and the npn-type transistor Q 8 is turned on. Output 0V signal as reset signal. On the other hand, when the operation start instruction signal is supplied from the second comparison circuit 40, that is, when the output of the operational amplifier OP 2 becomes low level, the pnp type transistor Q 4 turns off and the npn type transistor Q 5 turns off. The two pnp-type transistors Q 6 and Q 7 forming the current amplifier are turned off, the npn-type transistor Q 8 is turned off, and a voltage substantially equal to the power supply voltage V cc operates from the output terminal. Is output as.
【００１２】 このような従来の時定数安定回路では、時定数回路１０を構成するコンデンサ ＣT に蓄積された電荷が十分に放電された状態、換言すれば、コンデンサＣT の 充電電圧ＶC が十分に低い状態で、電子機器の電源スイッチがオンしたときに、 時定数回路１０の時定数Ｔに対応した遅延時間の間、時定数安定回路はリセット 信号を出力し、この遅延時間経過後に、時定数安定回路は電源電圧Ｖccに略等し い動作電圧を出力できる。In such a conventional time-constant stabilizing circuit, the charge accumulated in the capacitor C T constituting the time-constant circuit 10 is sufficiently discharged, in other words, the charging voltage V C of the capacitor C T is When the power switch of the electronic device is turned on in a sufficiently low state, the time constant stabilizing circuit outputs a reset signal for a delay time corresponding to the time constant T of the time constant circuit 10, and after this delay time elapses, The time constant stabilization circuit can output an operating voltage that is approximately equal to the power supply voltage Vcc .
【００１３】[0013]
しかしながら、このような従来の時定数安定回路では、以下に述べるような状 況の場合に、所定の遅延時間を確保することができない。すなわち、電源スイッ チがオンの状態で、電源プラグを電源ソケットに差し込んだ状態を考えてみる。 このような場合、電源電圧Ｖccは一定ではなく、第１の比較回路２０の第１の閾 値電圧Ｖth1 を瞬間的に何回も横切るように脈動する。前述したように、第１の 比較回路２０は、電源電圧Ｖccが第１の閾値電圧Ｖth1 より低い間だけ放電指示 信号を出力する。したがって、電源電圧Ｖccが脈動すると、第１の比較回路２０ は、非常に短い間隔で放電指示信号を出力することになる。この結果、時定数回 路１０のコンデンサＣT に蓄積された電荷が十分に放電されないうちに、コンデ ンサＣT が充電を開始し、それにより、リセット信号の出力を開始した時点から 所定の遅延時間経過する前に、出力回路５０´が再び電源電圧Ｖccを出力すると いうことが発生してしまう。換言すれば、所定の遅延時間より短い期間を持つリ セット信号を出力してしまう。However, such a conventional time constant stabilizing circuit cannot secure a predetermined delay time in the situation described below. That is, consider the state where the power switch is on and the power plug is inserted into the power socket. In such a case, the power supply voltage V cc is not constant and pulsates so as to instantaneously cross the first threshold voltage V th1 of the first comparison circuit 20 many times. As described above, the first comparison circuit 20 outputs the discharge instruction signal only while the power supply voltage V cc is lower than the first threshold voltage V th1 . Therefore, when the power supply voltage Vcc pulsates, the first comparison circuit 20 outputs the discharge instruction signal at a very short interval. As a result, while the charge accumulated in the capacitor C T of the time constant circuits 10 is not sufficiently discharged to initiate capacitor C T is charged, whereby the delay from the time of starting the output of the reset signal given before the elapsed time, the output circuit 50 'occurs that say outputs again the power supply voltage V cc. In other words, the reset signal having a period shorter than the predetermined delay time is output.
【００１４】 このような状況では、デュアルシステムの場合、２つのＣＰＵが安定状態にな る前に動作を開始してしまい、２つのＣＰＵを同期させて動作させることができ なくなる虞がある。また、スタンバイモードから通常モードへ切り替える場合に は、動作周波数が安定する前に電源電圧が電子機器のＣＰＵに供給されて正常な 動作を行えないという欠点がある。もっとも、このような状況は上述した例の場 合においてのみ発生するわけではなく、電源電圧Ｖccが瞬間的に第１の比較回路 ２０の第１の閾値電圧Ｖth1 以下に降下するような異常状態が起こった場合にお いても発生する。In such a situation, in the case of a dual system, there is a possibility that the two CPUs may start operating before they reach a stable state and it may not be possible to operate the two CPUs in synchronization. In addition, when switching from the standby mode to the normal mode, there is a drawback that the power supply voltage is supplied to the CPU of the electronic device before the operating frequency stabilizes and normal operation cannot be performed. However, such a situation does not occur only in the case of the above-described example, and an abnormality such that the power supply voltage V cc instantaneously drops below the first threshold voltage V th1 of the first comparison circuit 20. It also occurs when a condition occurs.
【００１５】 従って、本考案の目的は、電源電圧が不安定な場合にも、確実に所定の遅延時 間（時定数幅）を確保できる時定数安定回路を提供することにある。Therefore, an object of the present invention is to provide a time constant stabilizing circuit that can reliably ensure a predetermined delay time (time constant width) even when the power supply voltage is unstable.
【００１６】[0016]
本考案が適用される時定数安定回路は、電源端子とアースとの間に直列接続さ れた抵抗とコンデンサとから成る時定数回路と、電源端子に供給された電源電圧 と所定の第１の閾値電圧とを比較し、電源電圧が第１の閾値電圧より低いときに 放電指示信号を出力する第１の比較回路と、放電指示信号に応答してコンデンサ に蓄積された電荷を放電する放電回路と、コンデンサの充電電圧と所定の第２の 閾値電圧とを比較し、充電電圧が第２の閾値電圧より低いときにはリセット指示 信号を出力し、充電電圧が第２の閾値電圧を越えたときに動作開始指示信号を出 力する第２の比較回路と、リセット指示信号を受けている間リセット信号を出力 し、動作開始指示信号に応答して動作電圧を出力する出力回路とを有する。 The time constant stabilizing circuit to which the present invention is applied includes a time constant circuit including a resistor and a capacitor connected in series between a power supply terminal and ground, a power supply voltage supplied to the power supply terminal, and a predetermined first voltage. A first comparison circuit that compares a threshold voltage and outputs a discharge instruction signal when the power supply voltage is lower than the first threshold voltage, and a discharge circuit that discharges the electric charge accumulated in the capacitor in response to the discharge instruction signal. When the charging voltage is lower than the second threshold voltage, a reset instruction signal is output, and when the charging voltage exceeds the second threshold voltage, the charging voltage of the capacitor is compared with the predetermined second threshold voltage. It has a second comparison circuit which outputs an operation start instruction signal, and an output circuit which outputs a reset signal while receiving the reset instruction signal and outputs an operation voltage in response to the operation start instruction signal.
【００１７】 本考案によれば、上記時定数安定回路は、放電指示信号を放電開始指示信号と して受けて、セット入力信号を出力するセット入力発生回路と、セット入力信号 に応答して、セット状態を保持してセット状態の間放電手段に放電継続信号を供 給して放電手段に継続して放電させる放電状態記憶回路と、充電電圧と所定の第 ３の閾値電圧とを比較し、充電電圧が第３の閾値電圧より低くなったときに放電 終了指示信号を出力する第３の比較回路と、放電終了指示信号に応答して、放電 状態記憶回路にリセット入力信号を供給して、放電状態記憶回路からの放電継続 信号の出力を停止させるリセット入力発生回路とを有することを特徴とする。According to the present invention, the time constant stabilization circuit receives a discharge instruction signal as a discharge start instruction signal and outputs a set input signal, and in response to the set input signal, A discharge state memory circuit that holds a set state and supplies a discharge continuation signal to the discharge means during the set state to continuously discharge the discharge means is compared with a charge voltage and a predetermined third threshold voltage. A third comparison circuit that outputs a discharge end instruction signal when the charge voltage becomes lower than the third threshold voltage, and a reset input signal is supplied to the discharge state storage circuit in response to the discharge end instruction signal, And a reset input generation circuit for stopping the output of the discharge continuation signal from the discharge state storage circuit.
【００１８】 上記時定数安定回路は、セット入力発生回路とリセット入力発生回路との間に 接続され、放電状態記憶回路に同時にセット入力信号とリセット入力信号とが供 給されるのを禁止する手段を含むのが好ましい。The time constant stabilization circuit is connected between the set input generation circuit and the reset input generation circuit, and prohibits simultaneous supply of the set input signal and the reset input signal to the discharge state storage circuit. It is preferable to include
【００１９】[0019]
以下、本考案の実施例について説明する。図１を参照すると、本考案の一実施 例による時定数安定回路は、放電回路と出力回路とが後述するように変更され、 さらに、セット入力発生回路６０と放電状態記憶回路７０と第３の比較回路８０ とリセット入力発生回路９０とを有する点を除いて、図２に示したものと同様の 構成を有して同様の動作を行う。したがって、放電回路と出力回路とにそれぞれ 参照符号３０および５０を付し、図２に示した構成要素の同様の機能を有するも のには同一の参照符号を付して、それらの説明については説明を簡単にするため に省略する。 Embodiments of the present invention will be described below. Referring to FIG. 1, a time constant stabilizing circuit according to an embodiment of the present invention has a discharge circuit and an output circuit modified as will be described later, and further, a set input generating circuit 60, a discharge state storage circuit 70, and a third circuit. Except for having a comparison circuit 80 and a reset input generation circuit 90, it has the same configuration as that shown in FIG. 2 and performs the same operation. Therefore, reference numerals 30 and 50 are given to the discharge circuit and the output circuit, respectively, and those having the same functions as those of the components shown in FIG. 2 are given the same reference numerals, and their description will be omitted. Omitted for simplicity of explanation.
【００２０】 セット入力発生回路６０は第１の比較回路２０に接続されている。第１の比較 回路２０から放電指示信号を放電開始指示信号として受けると、セット入力発生 回路６０はセット入力信号を出力する。セット入力発生回路６０は、演算増幅器 ＯＰ1 の出力端子にベースが接続され、エミッタが電源端子に接続されたｐｎｐ 型トランジスタＱ9 と、このｐｎｐ型トランジスタＱ9 のコレクタにベースが接 続され、エミッタが接地されたｎｐｎ型トランジスタＱ10とを有する。このよう な構成のセット入力発生回路６０によると、第１の比較回路２０から放電開始指 示信号を受ける、すなわち、演算増幅器ＯＰ1 の出力端子がハイレベルになると 、ｐｎｐ型トランジスタＱ9 がオンし、それによってｎｐｎ型トランジスタＱ10 がオン状態となり、セット入力信号としてｎｐｎ型トランジスタＱ10のコレクタ がロウレベルとなった信号を出力する。The set input generation circuit 60 is connected to the first comparison circuit 20. When receiving the discharge instruction signal as the discharge start instruction signal from the first comparison circuit 20, the set input generation circuit 60 outputs the set input signal. In the set input generation circuit 60, the base is connected to the output terminal of the operational amplifier OP 1 , the base is connected to the pnp-type transistor Q 9 whose emitter is connected to the power supply terminal, and the collector of this pnp-type transistor Q 9 . An npn-type transistor Q 10 whose emitter is grounded. According to the set input generation circuit 60 having such a configuration, when the discharge start instruction signal is received from the first comparison circuit 20, that is, when the output terminal of the operational amplifier OP 1 becomes high level, the pnp transistor Q 9 is turned on. As a result, the npn-type transistor Q 10 is turned on, and a signal in which the collector of the npn-type transistor Q 10 becomes low level is output as a set input signal.
【００２１】 セット入力発生回路６０には放電状態記憶回路７０が接続されている。放電状 態記憶回路７０は、セット入力発生回路６０からのセット入力信号に応答してセ ット状態を保持して、このセット状態の時に後述する放電回路３０に放電継続信 号を出力する。また、後述するリセット入力発生回路９０からのリセット入力信 号に応答してリセット状態を保持し、このリセット状態のときに上記放電継続信 号の出力を停止する。A discharge state storage circuit 70 is connected to the set input generation circuit 60. The discharge state storage circuit 70 holds the set state in response to the set input signal from the set input generation circuit 60, and outputs a discharge continuation signal to the discharge circuit 30 described later in this set state. In addition, the reset state is held in response to a reset input signal from a reset input generation circuit 90 described later, and the output of the above discharge continuation signal is stopped in this reset state.
【００２２】 詳細に説明すると、放電状態記憶回路７０はＲ−Ｓ形フリップフロップ回路で ある。放電状態記憶回路７０は、一対の電流源ＣＳ2 およびＣＳ3 と、一対の抵 抗Ｒ8 およびＲ9 と、一対のｎｐｎ型トランジスタＱ11およびＱ12とを有してい る。電流源ＣＳ2 の一端は電源端子に接続され、電流源ＣＳ2 の他端はセット入 力発生回路６０のｎｐｎ型トランジスタＱ10のコレクタと抵抗のＲ8 の一端とｎ ｐｎ型トランジスタＱ11のコレクタとに接続されている。抵抗Ｒ8 の他端はｎｐ ｎ型トランジスタＱ12のベースに接続されている。ｎｐｎ型トランジスタＱ11の エミッタは接地されている。電流源ＣＳ3 の一端は電源端子に接続され、電流源 ＣＳ3 の他端は抵抗Ｒ9 の一端とｎｐｎ型トランジスタＱ12のコレクタとに接続 されている。抵抗Ｒ9 の他端はｎｐｎ型トランジスタＱ11のベースに接続されて いる。ｎｐｎ型トランジスタＱ12のエミッタは接地されている。More specifically, the discharge state storage circuit 70 is an RS flip-flop circuit. The discharge state storage circuit 70 has a pair of current sources CS 2 and CS 3 , a pair of resistors R 8 and R 9, and a pair of npn type transistors Q 11 and Q 12 . One end of the current source CS 2 is connected to the power supply terminal, and the other end of the current source CS 2 is connected to the collector of the npn type transistor Q 10 of the set input generation circuit 60, one end of the resistor R 8 and the n pn type transistor Q 11 . Connected to the collector. The other end of the resistor R 8 is connected to the base of the npn transistor Q 12 . The emitter of the npn-type transistor Q 11 is grounded. One end of the current source CS 3 is connected to the power supply terminal, and the other end of the current source CS 3 is connected to one end of the resistor R 9 and the collector of the npn type transistor Q 12 . The other end of the resistor R 9 is connected to the base of the npn type transistor Q 11 . The emitter of the npn-type transistor Q 12 is grounded.
【００２３】 次に、放電状態記憶回路７０の動作について説明する。この放電状態記憶回路 ７０であるＲ−Ｓ形フリップフロップ回路がリセット状態であるとする。このリ セット状態では、ｎｐｎ型トランジスタＱ11はオフ状態、ｎｐｎ型トランジスタ Ｑ12がオン状態となっている。ｎｐｎ型トランジスタＱ12のコレクタはロウレベ ルなので、放電状態記憶回路７０は放電継続信号を出力していない。この状態で 、セット入力発生回路６０からセット入力信号を受けると、ｎｐｎ型トランジス タＱ12のベース−エミッタ間電圧が略０Ｖになるので、ｎｐｎ型トランジスタＱ12 がオン状態からオフ状態に遷移する。ｎｐｎ型トランジスタＱ12がオフ状態に なると、ｎｐｎ型トランジスタＱ11のベース−エミッタ間電圧がハイレベルとな り、それによってｎｐｎ型トランジスタＱ11がオフ状態からオン状態に遷移する 。この結果、ｎｐｎ型トランジスタＱ12のコレクタはハイレベルとなって、放電 状態記憶回路７０は放電継続信号を出力する。このようにして、放電状態記憶回 路７０はリセット状態からセット状態に遷移する。この放電状態記憶回路７０の セット状態は、後述するリセット信号発生回路９０からリセット信号が供給され るまで保持される。放電状態記憶回路７０がセット状態がリセット状態に遷移す るときの動作については後述する。Next, the operation of the discharge state storage circuit 70 will be described. It is assumed that the RS flip-flop circuit, which is the discharge state storage circuit 70, is in the reset state. In this reset state, the npn-type transistor Q 11 is off and the npn-type transistor Q 12 is on. Since the collector of the npn-type transistor Q 12 is low level, the discharge state storage circuit 70 does not output the discharge continuation signal. In this state, when receiving a set input signal from the set input generation circuit 60, the base of the npn type transistor capacitor Q 12 - Since emitter voltage becomes substantially 0V, npn-type transistor Q 12 is changed from the ON state to the OFF state . When the npn-type transistor Q 12 is turned off, the base-emitter voltage of the npn-type transistor Q 11 becomes high level, which causes the npn-type transistor Q 11 to transition from the off-state to the on-state. As a result, the collector of the npn-type transistor Q 12 becomes high level, and the discharge state storage circuit 70 outputs the discharge continuation signal. In this way, the discharge state storage circuit 70 transits from the reset state to the set state. The set state of the discharge state storage circuit 70 is held until a reset signal is supplied from a reset signal generation circuit 90 described later. The operation of the discharge state storage circuit 70 when the set state changes to the reset state will be described later.
【００２４】 この放電状態記憶回路７０は放電回路３０に接続されている。この放電回路３ ０は、ｎｐｎ型トランジスタＱ12のコレクタにベースが接続され、エミッタが接 地されたｎｐｎ型トランジスタＱ13と、ｎｐｎ型トランジスタＱ13のコククタに ベースが共通に接続され、電源端子にエミッタが接続されて電流増幅器（カレン トミラー回路）として動作する２個のｐｎｐ型トランジスタＱ14およびＱ15と、 ｐｎｐ型トランジスタＱ15のコレクタに一端が接続され、他端が接地された抵抗 Ｒ10と、ｐｎｐ型トランジスタＱ15のコレクタにベースが接続され、エミッタが 接地されたｎｐｎ型トランジスタＱ16とを有し、ｐｎｐ型トランジスタＱ14のコ レクタはｎｐｎ型トランジスタＱ13のコレクタに接続されている。The discharge state storage circuit 70 is connected to the discharge circuit 30. The discharge circuit 3 0 has a base connected to the collector of the npn-type transistor Q 12, and npn transistors Q 13 whose emitter is grounded, the base is commonly connected to Kokukuta of npn transistors Q 13, a power supply terminal Two pnp type transistors Q 14 and Q 15 each having an emitter connected to it to operate as a current amplifier (current mirror circuit), and a resistor R whose one end is connected to the collector of the pnp type transistor Q 15 and whose other end is grounded. 10 and an npn-type transistor Q 16 whose base is connected to the collector of the pnp-type transistor Q 15 and whose emitter is grounded. The collector of the pnp-type transistor Q 14 is connected to the collector of the npn-type transistor Q 13. ing.
【００２５】 このような構成の放電回路３０において、放電状態記憶回路７０からハイレベ ルの放電継続信号を受けると、ｎｐｎ型トランジスタＱ13はオンし、電流増幅器 を構成する２個のｐｎｐ型トランジスタＱ14およびＱ15はオン状態となり、これ によってｎｐｎ型トランジスタＱ16がオンする。これにより、時定数回路１０を 構成するコンデンサＣT に蓄積された電荷はｎｐｎ型トランジスタＱ16を介して 放電する。In the discharge circuit 30 having such a configuration, when the high level discharge continuation signal is received from the discharge state storage circuit 70, the npn-type transistor Q 13 is turned on, and the two pnp-type transistors Q 13 forming the current amplifier are turned on. 14 and Q 15 are turned on, which turns on the npn-type transistor Q 16 . As a result, the electric charge accumulated in the capacitor C T forming the time constant circuit 10 is discharged through the npn-type transistor Q 16 .
【００２６】 時定数回路１０には第３の比較回路８０が接続されている。この第３の比較回 路８０は、コンデンサＣT の充電電圧ＶC と所定の第３の閾値電圧Ｖth3 とを比 較し、充電電圧ＶC が第３の閾値電圧Ｖth3 より低くなったときに放電終了指示 信号を出力する。詳細に述べると、第３の比較回路８０は時定数回路１０を構成 する抵抗ＲT とコンデンサＣT との接続点に反転入力端子が接続された演算増幅 器ＯＰ3 と、第１の比較回路２０を構成するツェナダイオードＺＤ1 に並列に接 続され、かつ互いに直列接続された抵抗Ｒ11およびＲ12とを有し、抵抗Ｒ11と抵 抗Ｒ12との接続点は演算増幅器ＯＰ3 の非反転入力端子に接続されている。した がって、第３の閾値電圧Ｖth3 は、ツェナダイオードＺＤ1 のツェナ電圧ＶZD1 を抵抗Ｒ11及びＲ12によって分圧した電圧、すなわち、ＶZD1 ・（Ｒ12／（Ｒ11 ＋Ｒ12））に等しい。本実施例では、第３の閾値電圧Ｖth3 は０．３Ｖに選ばれ る。このような構成によると、演算増幅器ＯＰ3 は充電電圧ＶC が第３の閾値電 圧Ｖth3 、すなわち、ＶZD1 ・（Ｒ12／（Ｒ11＋Ｒ12））より低くなったときに 、その出力端子からハイレベルの信号を放電終了指示信号として出力する。A third comparison circuit 80 is connected to the time constant circuit 10. The third comparison circuit 80 compares the charging voltage V C of the capacitor C T with a predetermined third threshold voltage V th3, and the charging voltage V C becomes lower than the third threshold voltage V th3 . Occasionally, a discharge end instruction signal is output. More specifically, the third comparison circuit 80 includes an operational amplifier OP 3 having an inverting input terminal connected to a connection point between the resistor R T and the capacitor C T which form the time constant circuit 10, and the first comparison circuit 80. It has resistors R 11 and R 12 that are connected in parallel to the Zener diode ZD 1 that constitutes 20 and are connected in series with each other. The connection point between the resistor R 11 and the resistor R 12 is the operational amplifier OP 3 . It is connected to the non-inverting input terminal. Therefore, the third threshold voltage V th3 is the voltage obtained by dividing the Zener voltage V ZD1 of the Zener diode ZD 1 by the resistors R 11 and R 12 , that is, V ZD1 · (R 12 / (R 11 + R 12 ))be equivalent to. In this embodiment, the third threshold voltage V th3 is selected to be 0.3V. With such a configuration, the operational amplifier OP 3 operates when the charging voltage V C becomes lower than the third threshold voltage V th3 , that is, V ZD1 · (R 12 / (R 11 + R 12 )). A high level signal is output from the output terminal as a discharge end instruction signal.
【００２７】 第３の比較回路８０にはリセット入力発生回路９０が接続されている。放電終 了指示信号に応答して、リセット入力発生回路９０はリセット入力信号を発生す る。詳細に述べると、リセット入力発生回路９０は、演算増幅器ＯＰ3 の出力端 子にベースが接続され、エミッタが電源端子に接続されたｐｎｐ型トランジスタ Ｑ17と、ｐｎｐ型トランジスタＱ17のコレクタに一端が接続され、他端が接地さ れた抵抗Ｒ11と、ｐｎｐ型トランジスタＱ17のコレクタにベースが接続され、エ ミッタが接地され、コレクタが放電状態記憶回路７０を構成するｎｐｎ型トラン ジスタＱ12のコレクタに接続されたｎｐｎ型トランジスタＱ18とを有する。この ような構成のリセット入力発生回路９０によると、第３の比較回路８０から放電 終了指示信号が供給され、すなわち、演算増幅器ＯＰ3 の出力端子がハイレベル になると、ｐｎｐ型トランジスタＱ17がオンし、それによってｎｐｎ型トランジ スタＱ18がオン状態となって、ｎｐｎ型トランジスタＱ18のコレクタからロウレ ベルのリセット入力信号を出力する。A reset input generation circuit 90 is connected to the third comparison circuit 80. In response to the discharge end instruction signal, the reset input generation circuit 90 generates a reset input signal. More specifically, the reset input generation circuit 90 has a base connected to the output terminal of the operational amplifier OP 3 and a pnp-type transistor Q 17 whose emitter is connected to the power supply terminal and a collector of the pnp-type transistor Q 17. Is connected to the resistor R 11 whose other end is grounded, the base of the collector of the pnp transistor Q 17 is connected, the emitter is grounded, and the collector of the discharge state memory circuit 70 is an npn transistor Q. Npn-type transistor Q 18 connected to 12 collectors. According to the reset input generation circuit 90 having such a configuration, when the discharge end instruction signal is supplied from the third comparison circuit 80, that is, when the output terminal of the operational amplifier OP 3 becomes high level, the pnp transistor Q 17 is turned on. As a result, the npn type transistor Q 18 is turned on, and a low level reset input signal is output from the collector of the npn type transistor Q 18 .
【００２８】 このリセット入力信号に応答して、放電状態記憶回路７０はセット状態からリ セット状態に遷移する。詳細に説明すると、ｎｐｎ型トランジスタＱ18のコレク タがロウレベルになると、ｎｐｎ型トランジスタＱ11のベース−エミッタ間電圧 が略０Ｖになるので、ｎｐｎ型トランジスタＱ11がオン状態からオフ状態に遷移 する。ｎｐｎ型トランジスタＱ11がオフ状態になると、ｎｐｎ型トランジスタＱ12 のベース−エミッタ間電圧がハイレベルとなり、それによってｎｐｎ型トラン ジスタＱ12がオフ状態からオン状態に遷移する。この結果、ｎｐｎ型トランジス タＱ12のコレクタはロウレベルとなって、放電状態記憶回路７０は放電継続信号 の出力を停止する。このようにして、放電状態記憶回路７０はセット状態からリ セット状態に遷移する。このリセット状態は、前述したセット入力発生回路６０ からセット入力信号が供給されるまで保持される。In response to this reset input signal, the discharge state storage circuit 70 transits from the set state to the reset state. In detail, the collector of the npn-type transistor Q 18 goes low, the base of the npn-type transistors Q 11 - Since emitter voltage becomes substantially 0V, npn-type transistor Q 11 is changed from the ON state to the OFF state . When the npn-type transistor Q 11 is turned off, the base-emitter voltage of the npn-type transistor Q 12 becomes high level, which causes the npn-type transistor Q 12 to transition from the off-state to the on-state. As a result, the collector of the npn-type transistor Q 12 becomes low level, and the discharge state storage circuit 70 stops the output of the discharge continuation signal. In this way, the discharge state storage circuit 70 transits from the set state to the reset state. This reset state is maintained until the set input signal is supplied from the set input generation circuit 60.
【００２９】 尚、本実施例では、セット入力発生回路６０とリセット入力発生回路９０との 間にｎｐｎ型トランジスタＱ19が接続されている。このｎｐｎ型トランジスタＱ19 は放電状態記憶回路７０に同時にセット信号とリセット信号とが供給されるの を禁止するためのものである。詳細に述べると、ｎｐｎ型トランジスタＱ19のベ ースはセット入力発生回路６０を構成するｎｐｎ型トランジスタＱ10のベースに 接続され、ｎｐｎ型トランジスタＱ19のコレクタはリセット入力発生回路９０を 構成するｎｐｎ型トランジスタＱ18のベースに接続され、ｎｐｎ型トランジスタ Ｑ19のエミッタは接地されている。このような構成において、セット入力発生回 路６０がセット入力信号を出力しているとき、すなわち、セット入力発生回路６ ０を構成するｐｎｐ型トランジスタＱ9 がオン状態になると、ｎｐｎ型トランジ スタＱ19がオン状態となる。ｎｐｎ型トランジスタＱ19がオン状態では、リセッ ト入力発生回路９０を構成するｎｐｎ型トランジスタＱ18のベース−エミッタ間 電圧が略０Ｖになり、ｎｐｎ型トランジスタＱ18がオン状態になることができな い。換言すれば、たとえ第３の比較回路８０から放電終了指示信号が供給された としても、リセット入力発生回路９０を構成するｎｐｎ型トランジスタＱ18はオ フ状態を保持するので、リセット入力発生回路９０はリセット入力信号を発生で きない。このようにして、セット入力発生回路６０がセット入力信号を発生して いる間は、リセット入力発生回路９０はリセット入力信号を発生することはない 。これにより、放電状態記憶回路７０が不定状態になるのを防止することができ る。In this embodiment, an npn-type transistor Q 19 is connected between the set input generation circuit 60 and the reset input generation circuit 90. The npn-type transistor Q 19 is for inhibiting simultaneous supply of the set signal and the reset signal to the discharge state storage circuit 70. In detail, base over the scan of the npn-type transistor Q 19 is connected to the base of npn transistors Q 10 constituting the set input generation circuit 60, the collector of the npn-type transistor Q 19 constitute a reset input generation circuit 90 It is connected to the base of the npn-type transistor Q 18 , and the emitter of the npn-type transistor Q 19 is grounded. In such a configuration, when the set input generation circuit 60 outputs a set input signal, that is, when the pnp type transistor Q 9 forming the set input generation circuit 60 is turned on, the npn type transistor Q 9 is turned on. 19 is turned on. When the npn-type transistor Q 19 is in the ON state, the base-emitter voltage of the npn-type transistor Q 18 that constitutes the reset input generation circuit 90 becomes approximately 0V, and the npn-type transistor Q 18 cannot be turned on. Yes. In other words, even if the discharge end instruction signal is supplied from the third comparison circuit 80, the npn-type transistor Q 18 forming the reset input generation circuit 90 maintains the off state, so that the reset input generation circuit 90 is Cannot generate a reset input signal. In this way, the reset input generation circuit 90 does not generate the reset input signal while the set input generation circuit 60 is generating the set input signal. As a result, it is possible to prevent the discharge state storage circuit 70 from entering an indefinite state.
【００３０】 第２の比較回路４０に接続された出力回路５０は、ｐｎｐ型トランジスタＱ4 と抵抗Ｒ6 とが省かれ、ｎｐｎ型トランジスタＱ5 のベースが、直接、第２の比 較回路４０を構成する演算増幅器ＯＰ2 の出力端子に接続されている点を除いて 、図２に示した出力回路５０´と同様の構成を有する。換言すれば、出力回路５ ０は放電回路３０と同様な構成を有する。この出力回路５０の動作は、出力回路 ５０´と同様なので、その説明を省略する。In the output circuit 50 connected to the second comparison circuit 40, the pnp-type transistor Q 4 and the resistor R 6 are omitted, and the base of the npn-type transistor Q 5 is directly connected to the second comparison circuit 40. 2 has the same configuration as the output circuit 50 'shown in FIG. 2 except that it is connected to the output terminal of the operational amplifier OP 2 . In other words, the output circuit 50 has the same configuration as the discharge circuit 30. The operation of the output circuit 50 is the same as that of the output circuit 50 ', and therefore its explanation is omitted.
【００３１】 このような構成によると、電源端子に供給される電源電圧Ｖccが変動して瞬間 的に第１の比較回路２０の第１の閾値電圧Ｖth1 よりも低く降下しても、本実施 例の時定数安定回路は、確実に所定の遅延時間より長い期間をもつリセット信号 を出力できる。すなわち、電源電圧Ｖccが、一旦、第１の閾値電圧Ｖth1 よりも 低くなると、第１の比較回路２０は放電開始指示信号（放電指示信号）を出力す る。この放電開始指示信号に応答して、セット入力発生回路６０はセット入力信 号を発生する。このセット入力信号に応答して、放電状態記憶回路７０はリセッ ト状態からセット状態に遷移し、セット状態を保持する。したがって、たとえ第 １の比較回路２０が放電開始指示信号を出力しなくなっても、放電状態記憶回路 ７０はセット状態を保持して放電継続信号を出力し続ける。With this configuration, even if the power supply voltage V cc supplied to the power supply terminal fluctuates and momentarily drops below the first threshold voltage V th1 of the first comparison circuit 20, The time constant stabilizing circuit of the embodiment can surely output the reset signal having a period longer than the predetermined delay time. That is, once the power supply voltage V cc becomes lower than the first threshold voltage V th1 , the first comparison circuit 20 outputs a discharge start instruction signal (discharge instruction signal). In response to this discharge start instruction signal, the set input generation circuit 60 generates a set input signal. In response to this set input signal, the discharge state storage circuit 70 transits from the reset state to the set state and holds the set state. Therefore, even if the first comparison circuit 20 does not output the discharge start instruction signal, the discharge state storage circuit 70 keeps the set state and continues to output the discharge continuation signal.
【００３２】 ここで、従来の時定数安定回路では、第１の比較回路２０が放電指示信号を出 力しなくなると、放電回路３０´による時定数回路１０を構成するコンデンサＣT の放電を停止してしまう。この放電が停止した時点は、まだコンデンサＣT が 比較的高い充電電圧ＶC を保持している。この結果、この高い充電電圧ＶC から コンデンサＣT が充電を開始するので、充電電圧ＶC が短い時間で第２の比較回 路４０の第２の閾値電圧Ｖth2 を越えてしまう。したがって、従来の時定数安定 回路では、所定の遅延時間より短い期間を持つリセット信号しか出力できない。Here, in the conventional time constant stabilization circuit, when the first comparison circuit 20 stops outputting the discharge instruction signal, the discharge circuit 30 ′ stops the discharge of the capacitor C T forming the time constant circuit 10. Resulting in. When this discharge is stopped, the capacitor C T still holds the relatively high charging voltage V C. As a result, the capacitor C T starts charging from this high charging voltage V C, so that the charging voltage V C exceeds the second threshold voltage V th2 of the second comparison circuit 40 in a short time. Therefore, the conventional time constant stabilizing circuit can output only a reset signal having a period shorter than a predetermined delay time.
【００３３】 さて、本実施例に戻って、放電状態記憶回路７０が放電継続信号を出力してい る間、放電回路３０によって時定数回路１０を構成するコンデンサＣT が放電を 行う。このコンデンサＣT の充電電圧ＶC が十分に低下して、第３の閾値電圧Ｖth3 （０．３Ｖ）より低くなると、第３の比較回路８０は放電終了指示信号を出 力する。この放電終了指示信号に応答して、リセット入力発生回路９０はリセッ ト入力信号を発生する。このリセット入力信号に応答して、放電状態記憶回路７ ０はセット状態からリセット状態に遷移し、リセット状態を保持する。したがっ て、この時点以降、放電状態記憶回路７０は放電継続信号を出力しなくなる。こ の結果、放電回路３０は時定数回路１０を構成するコンデンサＣT の放電を停止 する。前述したように、この放電を停止した時点では、コンデンサＣT の充電電 圧ＶC は十分に低いレベルになっている。したがって、この低いレベルの充電電 圧ＶC から時定数回路１０のコンデンサＣT の充電を行うので、所定の遅延時間 経過後に充電電圧ＶC が第２の比較回路４０の第２の閾値電圧Ｖth2 を越えるこ とになる。したがって、本実施例の時定数安定回路は、所定の遅延時間より長い 期間を持つリセット信号を出力することができる。Now, returning to the present embodiment, the capacitor C T forming the time constant circuit 10 is discharged by the discharge circuit 30 while the discharge state storage circuit 70 outputs the discharge continuation signal. When the charging voltage V C of the capacitor C T is sufficiently lowered and becomes lower than the third threshold voltage V th3 (0.3 V), the third comparison circuit 80 outputs a discharge end instruction signal. In response to this discharge end instruction signal, the reset input generation circuit 90 generates a reset input signal. In response to this reset input signal, the discharge state storage circuit 70 transits from the set state to the reset state and holds the reset state. Therefore, after this time, the discharge state storage circuit 70 does not output the discharge continuation signal. As a result, the discharging circuit 30 stops discharging the capacitor C T that constitutes the time constant circuit 10. As described above, the charging voltage V C of the capacitor C T is at a sufficiently low level at the time when this discharging is stopped. Thus, since the charging of the capacitor C T of the time constant circuit 10 when the charging voltage V C of the low level, the charging voltage V C after a predetermined delay time of the second comparator circuit 40 the second threshold voltage V It will exceed th2 . Therefore, the time constant stabilizing circuit of this embodiment can output the reset signal having a period longer than the predetermined delay time.
【００３４】[0034]
以上説明してきたように、本考案は、電源電圧が変動して瞬間的に放電を開始 すべき閾値電圧より低くなっても、その状態を保持して時定数回路を構成するコ ンデンサを放電させ、このコンデンサの充電電圧が十分に低くなった時点で、こ のコンデンサの放電を停止するように構成しているので、確実に一定の時定数幅 を確保したリセット信号を出力できるという効果がある。 As described above, according to the present invention, even when the power supply voltage fluctuates and becomes momentarily lower than the threshold voltage at which discharge should be started, that state is maintained and the capacitor forming the time constant circuit is discharged. Since the discharge of this capacitor is stopped when the charge voltage of this capacitor becomes sufficiently low, there is an effect that a reset signal with a certain time constant width can be reliably output. .
【図１】本考案の一実施例による時定数安定回路の構成
を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a time constant stabilizing circuit according to an embodiment of the present invention.
【図２】従来の時定数安定回路の構成を示す回路図であ
る。FIG. 2 is a circuit diagram showing a configuration of a conventional time constant stabilizing circuit.
１０ 時定数回路 ２０ 第１の比較回路 ３０ 放電回路 ４０ 第２の比較回路 ５０ 出力回路 ６０ セット入力発生回路 ７０ 放電状態記憶回路 ８０ 第３の比較回路 ９０ リセット入力発生回路 10 Time Constant Circuit 20 First Comparison Circuit 30 Discharge Circuit 40 Second Comparison Circuit 50 Output Circuit 60 Set Input Generation Circuit 70 Discharge State Storage Circuit 80 Third Comparison Circuit 90 Reset Input Generation Circuit
Claims (2)
た抵抗とコンデンサとから成る時定数回路と、前記電源
端子に供給された電源電圧と所定の第１の閾値電圧とを
比較し、前記電源電圧が前記第１の閾値電圧より低いと
きに放電指示信号を出力する第１の比較回路と、前記放
電指示信号に応答して前記コンデンサに蓄積された電荷
を放電する放電回路と、前記コンデンサの充電電圧と所
定の第２の閾値電圧とを比較し、前記充電電圧が前記第
２の閾値電圧より低いときにはリセット指示信号を出力
し、前記充電電圧が前記第２の閾値電圧を越えたときに
動作開始指示信号を出力する第２の比較回路と、前記リ
セット指示信号を受けている間リセット信号を出力し、
前記動作開始指示信号に応答して動作電圧を出力する出
力回路とを有する時定数安定回路に於いて、 前記放電指示信号を放電開始指示信号として受けて、セ
ット入力信号を出力するセット入力発生回路と、 前記セット入力信号に応答して、セット状態を保持して
該セット状態の間前記放電手段に放電継続信号を供給し
て前記放電手段に継続して放電させる放電状態記憶回路
と、 前記充電電圧と所定の第３の閾値電圧とを比較し、前記
充電電圧が前記第３の閾値電圧より低くなったときに放
電終了指示信号を出力する第３の比較回路と、 前記放電終了指示信号に応答して、前記放電状態記憶回
路にリセット入力信号を供給して、前記放電状態記憶回
路からの前記放電継続信号の出力を停止させるリセット
入力発生回路とを有することを特徴とする時定数安定回
路。1. A time constant circuit consisting of a resistor and a capacitor connected in series between a power supply terminal and ground, and a power supply voltage supplied to the power supply terminal and a predetermined first threshold voltage are compared, A first comparison circuit that outputs a discharge instruction signal when the power supply voltage is lower than the first threshold voltage; a discharge circuit that discharges the charge accumulated in the capacitor in response to the discharge instruction signal; The charging voltage of the capacitor is compared with a predetermined second threshold voltage, and when the charging voltage is lower than the second threshold voltage, a reset instruction signal is output, and the charging voltage exceeds the second threshold voltage. And a second comparison circuit that outputs an operation start instruction signal, and a reset signal while receiving the reset instruction signal.
In a time constant stabilizing circuit having an output circuit that outputs an operating voltage in response to the operation start instruction signal, a set input generation circuit that receives the discharge instruction signal as a discharge start instruction signal and outputs a set input signal A discharge state storage circuit which, in response to the set input signal, holds a set state and supplies a discharge continuation signal to the discharge means during the set state to continuously discharge the discharge means; A third comparison circuit that compares the voltage with a predetermined third threshold voltage, and outputs a discharge end instruction signal when the charging voltage becomes lower than the third threshold voltage; In response, a reset input generation circuit for supplying a reset input signal to the discharge state storage circuit to stop the output of the discharge continuation signal from the discharge state storage circuit. Time constant stabilization circuit.
入力発生回路との間に接続され、前記放電状態記憶回路
に同時に前記セット入力信号と前記リセット入力信号と
が供給されるのを禁止する手段を含む請求項１記載の時
定数安定回路。2. A means which is connected between the set input generation circuit and the reset input generation circuit and which inhibits the discharge state storage circuit from being simultaneously supplied with the set input signal and the reset input signal. The time constant stabilizing circuit according to claim 1, which includes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5363492U JP2582357Y2 (en) | 1992-07-30 | 1992-07-30 | Time constant stabilization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5363492U JP2582357Y2 (en) | 1992-07-30 | 1992-07-30 | Time constant stabilization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0615122U true JPH0615122U (en) | 1994-02-25 |
| JP2582357Y2 JP2582357Y2 (en) | 1998-09-30 |
Family
ID=12948340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5363492U Expired - Lifetime JP2582357Y2 (en) | 1992-07-30 | 1992-07-30 | Time constant stabilization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582357Y2 (en) |
-
1992
- 1992-07-30 JP JP5363492U patent/JP2582357Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2582357Y2 (en) | 1998-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980624 |