JPH06150647A

JPH06150647A - 半導体メモリ回路

Info

Publication number: JPH06150647A
Application number: JP4301385A
Authority: JP
Inventors: Hirofumi Inada; 洋文稲田
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1992-11-11
Filing date: 1992-11-11
Publication date: 1994-05-31

Abstract

(57)【要約】【目的】使用温度に最適なリフレッシュ間隔時間を設
定するリフレッシュタイマ等の信号発生回路を、トラン
ジスタ数の少ない半導体集積回路で実現することを提供
する。【構成】半導体メモリ回路における信号発生回路にお
いて、トランジスタＱ１とキャパシタＣ１を直列接続し
てなるモニタ用のメモリセル部と、モニタ用のメモリセ
ル部のキャパシタＣ１の電位が入力されるインバータＱ
２，Ｑ３とからなり、キャパシタＣ１の電位に応じて出
力信号を発生するものであり、その出力信号をダイナミ
ックメモリセルのリフレッシュ動作の開始信号とするこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ回路、特
にダイナミック回路においてメモリセルの記憶情報を保
持するためのリフレッシュ・タイミング信号発生回路に
関し、例えばリフレッシュタイマ回路を内蔵する疑似ス
タティックＲＡＭ（ＰＳＲＡＭ；ＰｓｅｕｄｏＳｔａ
ｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）
等に利用した時に特に有効な技術に関するものである。

【０００２】

【従来の技術】半導体メモリ回路において、メモリの記
憶素子は基本的に容量素子に電荷を蓄積することによっ
て情報を記憶するダイナミックＲＡＭ等が知られてい
る。このような半導体メモリ回路のメモリセルの蓄積電
荷は接合リークなどによって時間と共に減少していくた
め、所定時間毎にメモリセルを選択してリフレッシュ動
作を行うことによってそのデータの消失を防止してい
る。

【０００３】また、高集積化が可能なダイナミックＲＡ
Ｍを基本構成とし、通常のスタティックＲＡＭとの互換
性を備えた半導体メモリに、疑似スタティックＲＡＭが
ある。この疑似スタティックＲＡＭは、書き込み及び呼
出しモードの他に、２つのリフレッシュモードを有して
いる。一方のリフレッシュモードとして、外部制御によ
ってリフレッシュ動作を単発的に実行するオートリフレ
ッシュモードがあり、他のリフレッシュモードとして、
バッテリバックアップ時にリフレッシュ動作を自律的か
つ周期的に実行するセルフリフレッシュモードがある。
このセルフリフレッシュモードのリフレッシュ動作の周
期は、メモリセルの情報確保時間の最小値を補償するよ
うに設定される。

【０００４】そして、そのセルフリフレッシュモード時
にリフレッシュすべきアドレスを順次指定するためのリ
フレッシュアドレスカウンタを内蔵している。また、セ
ルフリフレッシュ動作を行う半導体メモリ回路は前記セ
ルフリフレッシュ動作を制御するためにリフレッシュ制
御回路を有し、該リフレッシュ制御回路は所定の周期で
リフレッシュ動作の時間間隔を決定するための信号を形
成するリフレッシュタイマを有している。

【０００５】このリフレッシュタイマは、奇数段のイン
バータによって構成されるリングオシレータのような回
路に容量素子の一電極が結合されており、該容量素子を
初期レベルに充電した後、これを放電しながら次段イン
バータの出力を反転させるまでの放電動作時間に応じて
そのリングオシレータのような回路に発振周波数を制御
し、これによって周期信号を形成するものである。

【０００６】セルフリフレッシュ時間間隔はこの周期信
号によって制御される。したがって、セルフリフレッシ
ュ時間間隔は前記容量素子に対する放電時間やインバー
タのしきい値電圧によって決定される。つまり、セルフ
リフレッシュ時間間隔は、前記容量素子のキャパシタン
スなどの容量成分と放電経路の抵抗成分によって決まる
ＣＲ時定数に依存することになる。

【０００７】ところで、一般にメモリセルの情報保持時
間は温度に依存し、メモリセルの記憶情報が消失しない
限界のリフレッシュ時間間隔すなわちポーズリフレッシ
ュ時間は温度上昇にしたがって短くなり、極めて大きな
温度依存性を有する。そこで、疑似スタティックＲＡＭ
の使用温度の最高値においても、メモリセルの情報を保
持できるようにリフレッシュ間隔時間を設定している。
このことは、前記疑似スタティックＲＡＭのリフレッシ
ュ間隔時間は使用温度の最高値に対応して短い時間間隔
に設定され、通常使用される室温においてはリフレッシ
ュ動作が必要以上に短い周期で行われる結果になり、リ
フレッシュ動作に伴う消費電力を増大させる原因にな
る。

【０００８】特に、擬似スタティックＲＡＭはダイナミ
ックＲＡＭが持つ高密度及び低消費電力性を生かしなが
らスタティックＲＡＭの持つ使いやすさを追求したもの
であって、バッテリバックアップによって記憶情報をセ
ルフリリフッシュする場合が一般的である状況から、ス
タンバイ時の低消費電力化は益々必要になっている。そ
こで、前記リフレッシュ間隔時間を必要以上に短い周期
で設定することによる消費電力の増大化という問題点を
避けるために、従来容量性素子が初期レベルから放電す
る時間に応じて、リフレッシュ間隔時間を決定する信号
発生回路が提案されている。この従来の技術としては例
えば、特開平３−１９５０５８号公報、特開平２−７８
２６６号公報等が知られている。

【０００９】半導体メモリ回路のリフレッシュ間隔時間
を温度に応じて変化させる技術として、従来例えばサー
ミスタのような外付け回路部品によって温度を検出し、
その検出温度によりリフレッシュ動作の周期を規定する
ものが知られている。また、リフレッシュ動作の周期を
容量素子に蓄積された電荷の放電時間に基づいて規定す
るものが知られている。

【００１０】次に、図８の従来の半導体メモリ回路の構
成図によって従来のリフレッシュ動作の周期を容量素子
に蓄積された電荷の放電時間に基づいて規定するリフレ
ッシュタイマ回路について説明する。図８において、Ｑ
１，Ｑ３，Ｑ４及びＱ６はｐチャネルＭＯＳトランジス
タ、Ｑ２，Ｑ５及びＱ７はｎチャネルＭＯＳトランジス
タ、Ｃは容量素子、ＤＬは遅延回路、ＩＮはインバータ
回路、Ｖccは電源電圧である。

【００１１】図８のリフレッシュタイマ回路の動作を次
に説明する。まず、インバータ回路ＩＮの出力信号がハ
イレベルの状態でありｐチャネルＭＯＳトランジスタＱ
３がオフ状態とすると、容量素子Ｃに蓄積された電荷は
ｎチャネルＭＯＳトランジスタＱ５を通して放電され
る。ｎチャネルＭＯＳトランジスタＱ５とｎチャネルＭ
ＯＳトランジスタＱ２は電流ミラー回路を構成している
ので、ｎチャネルＭＯＳトランジスタＱ５とｎチャネル
ＭＯＳトランジスタＱ２に流れる電流は等しくなる。

【００１２】次に、容量素子Ｃに蓄積された電荷が放電
されて容量素子Ｃの電位が所定の電位となり、ｎチャネ
ルＭＯＳトランジスタＱ７はオフ状態となる。このｎチ
ャネルＭＯＳトランジスタＱ７のオフによって遅延回路
ＤＬのノードはｐチャネルＭＯＳトランジスタＱ６を通
して電流が供給されてハイレベルとなる。ここで、遅延
回路ＤＬを入力端子側のノードの立下がり変化のみを遅
延して伝達する動作するものとすると、この遅延回路Ｄ
Ｌの出力信号はインバータ回路ＩＮの出力をローレベル
とし、さらにｐチャネルＭＯＳトランジスタＱ３をオン
状態とする。このｐチャネルＭＯＳトランジスタＱ３の
オン状態によって、容量素子ＣはｐチャネルＭＯＳトラ
ンジスタＱ３及びＱ４を介して充電される。

【００１３】次に、容量素子Ｃに電荷が蓄積されるとｎ
チャネルＭＯＳトランジスタＱ７がオン状態となり、遅
延回路ＤＬの入力端子側のノードがローレベルとなり、
このローレベルの変化は所定時間遅延されてインバータ
回路ＩＮを介してｐチャネルＭＯＳトランジスタＱ３を
オフ状態とし、容量素子Ｃに蓄積された電荷の再放電が
開始される。

【００１４】したがって、前記図８の従来のリフレッシ
ュタイマ回路によって形成されるタイミング信号φｔｍ
は、容量素子Ｃに蓄積された電荷の放電時間によってタ
イマ周期が規定され、このタイマ周期は容量素子Ｃの容
量値と抵抗素子Ｒの抵抗値との関数だけで規定される。

【００１５】

【発明が解決しようとする課題】しかしながら、従来の
リフレッシュタイマ回路においては次のような問題点を
有している。（１）従来のようなサーミスタのような外付け回路部品
によって温度を検出し、その検出温度によりリフレッシ
ュ動作の周期を規定する技術では、基板に搭載されたサ
ーミスタなどの検出回路は基板近傍もしくは筐体内の雰
囲気温度を検出することになり、回路の消費電力によっ
て発生する発熱を直接受けるメモリチップの温度との差
があり、リフレッシュ動作の周期に対する誤差が大きく
なり、大きなマージンによる制御しか行うことができな
い。

【００１６】したがって、消費電力の低減という目的を
充分に発揮することができない。（２）サーミスタのような外付け回路部品は、その回路
部品の取付けの構成に手間を要し、またメモリデバイス
上にそのリフレッシュ制御信号を受ける端子を設ける必
要がある。（３）また、従来のような容量素子に蓄積された電荷の
放電時間に基づいて規定するリフレッシュタイマ回路に
おいては、使用するトランジスタの個数が１０〜１６個
程度必要であって多いため、ダイナミックＲＡＭの高密
度性を生かしながら、スタティックＲＡＭの使いやすさ
を追求するという疑似スタティックＲＡＭの利便性に反
し、その特徴を十分に生かしきることができない。

【００１７】本発明は上記の問題点を除去し、使用温度
に最適なリフレッシュ間隔時間を設定する信号発生回路
を、トランジスタ数の少ない半導体集積回路で実現する
ことを目的とする。

【００１８】

【課題を解決するための手段】本発明は、前記の問題点
を克服するために、半導体メモリ回路における信号発生
回路において、１トランジスタと１キャパシタを直列接
続してなるダイナミックメモリと、ダイナミックメモリ
のキャパシタの電位が入力されるインバータとからな
り、前記ダイナミックメモリをモニタ用のダミー・メモ
リセルとし、キャパシタの電位に応じてインバータ部か
ら出力信号を発生するものである。そして、その出力信
号によって、ダイナミックメモリセルのリフレッシュ動
作の開始信号とすることができるものである。

【００１９】

【作用】本発明によれば、１トランジスタと１キャパシ
タを直列接続してなるダイナミックメモリをモニタ用の
ダミーメモリセルとし、そのダミーメモリセルのキャパ
シタのストレージ・ノードの電位をモニタしてそのスト
レージ・ノードの電位が設定電圧値以下の場合に、トラ
ンジスタ数の少ないインバータを介してリフレッシュ動
作開始信号を発生する。これにより、ダミーメモリセル
中のキャパシタの温度特性によってダイナミックメモリ
の温度特性をモニタすることができ、リフレッシュ動作
をメモリセルの温度に対応した情報保持性能に応じてき
め細かく設定することができる。

【００２０】しかも、トランジスタ数の少ないインバー
タを使用しているので、全体の回路面積が小さくなり、
疑似スタティックＲＡＭの高密度性を損なうことがな
い。

【００２１】

【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の半導体メモリ回路
のリフレッシュタイマ回路の構成図である。図におい
て、Ｑ１はｎＭＯＳトランジスタ、Ｑ２はｎＭＯＳトラ
ンジスタ、Ｑ３はｐＭＯＳトランジスタ、Ｃ１はキャパ
シタ、ＷＯはワード線信号発生回路、ＡＤはアドレス発
生回路、ＶsnはキャパシタＣ１のストレージ・ノード電
圧、Ｖccは電源電圧、Ｖp1はセルプレート電圧、Ｖref
は基準電圧、φw はワード線信号、φm はタイミング信
号、φreset はリセット信号である。

【００２２】図示されたリフレッシュタイマ回路は、ダ
ミー・メモリセル部とインバータ部とによって構成さ
れ、ダミー・メモリセル部にはワード線信号発生回路Ｗ
Ｏからワード線信号φw が入力され、またインバータ部
からはタイミング信号φm がアドレス発生回路ＡＤに出
力される。前記ダミー・メモリセル部は、ｎＭＯＳトラ
ンジスタＱ１とキャパシタＣ１を直列接続してなる１ト
ランジスタ１キャパシタの構成であり、ｎＭＯＳトラン
ジスタＱ１のソースは電源電圧Ｖccに接続され、ｎＭＯ
ＳトランジスタＱ１のドレインはキャパシタＣ１の一方
の電極に接続される。キャパシタＣ１の他方の電極はセ
ルプレート電圧Ｖp1に接続される。

【００２３】さらに、ｎＭＯＳトランジスタＱ１のゲー
トはワード線信号発生回路ＷＯに接続され、ワード線信
号φw が入力される。なお、ｎＭＯＳトランジスタＱ１
のしきい値電圧はＶth1 とする。一方、前記インバータ
部は、ｐＭＯＳトランジスタＱ３とｎＭＯＳトランジス
タＱ２を直列接続してなり、ｐＭＯＳトランジスタＱ３
のソースは電源電圧Ｖccに接続され、ｐＭＯＳトランジ
スタＱ３のドレインはｎＭＯＳトランジスタＱ２のドレ
インに接続される。そして、ｐＭＯＳトランジスタＱ３
のゲートはＧＮＤに接地される。

【００２４】また、ｎＭＯＳトランジスタＱ２のソース
は基準電圧Ｖref に接続され、ｎＭＯＳトランジスタＱ
２のゲートは、前記ダミー・メモリセル部のｎＭＯＳト
ランジスタＱ１のドレインとキャパシタＣ１の一方の電
極との接点と接続され、該接続点の電圧Ｖsnが入力され
る。この電圧ＶsnはキャパシタＣ１のストレージ・ノー
ド電圧である。

【００２５】前記インバータ部のｐＭＯＳトランジスタ
Ｑ３のドレインとｎＭＯＳトランジスタＱ２のドレイン
との接続点は、前記アドレス発生回路ＡＤに接続され、
タイミング信号φm をアドレス発生回路ＡＤに出力す
る。なお、ｎＭＯＳトランジスタＱ２のしきい値電圧は
Ｖth２とする。前記アドレス発生回路ＡＤは、前記イン
バータ部からのタイミング信号φm をを入力する入力端
子と、アドレス信号Ａ０〜Ａｎを出力する出力端子と、
リセット信号φreset を出力するＲＥＳＥＴ端子を有し
ている。

【００２６】アドレス信号Ａ０〜Ａｎは、前記タイミン
グ信号φm の入力をトリガーとしてＡ０からＡｎに順に
アドレスを出力して、半導体メモリ回路のメモリセルを
選択してリフレッシュ動作を行う。また、ＲＥＳＥＴ端
子と前記ワード線信号発生回路ＷＯのクリア端子ＣＬＲ
とは接続され、ＲＥＳＥＴ端子からのリセット信号φre
set がクリア端子ＣＬＲに入力される。

【００２７】つぎに、図２に示される本発明の半導体メ
モリ回路のリフレッシュタイマ回路のタイムチャート
と、図３〜図６に示される本発明の半導体メモリ回路の
リフレッシュタイマ回路の動作図によって、本発明の半
導体メモリ回路のリフレッシュタイマ回路の動作を説明
する。図２のタイムチャートにおいて、上から順にキャ
パシタＣ１のストレージ・ノード電圧Ｖsn、タイミング
信号φm 、アドレス信号Ａ０〜Ａｎ、リセット信号φre
set 、ワード線信号φw を示している。

【００２８】以下、図２のタイムチャートに付与した符
号は、図３〜図６に付与した符号と対応している。始め
に、図３においてワード線信号φw がローレベルの状態
にあると、ｎＭＯＳトランジスタＱ１はオフ状態であ
り、キャパシタＣ１に蓄積された電荷によるストレージ
・ノード電圧Ｖsnは図２の（１）に示すようにリーク電
流によって減少を始める。このストレージ・ノード電圧
Ｖsnが、基準電圧Ｖref とｎＭＯＳトランジスタＱ２の
しきい値電圧Ｖth２の和であるＶref ＋Ｖth２よりも高
い間においては、ｎＭＯＳトランジスタＱ２はオン状態
である。

【００２９】ここで、インバータ部を構成するｐＭＯＳ
トランジスタＱ３のベースにはＧＮＤが接続されている
ため、該ｐＭＯＳトランジスタＱ３は常にオン状態にあ
る。したがって、ｐＭＯＳトランジスタＱ３のドレイン
とｎＭＯＳトランジスタＱ２のドレインの接続点の電圧
であるタイミング信号φm は、ｐＭＯＳトランジスタＱ
３のドレインとｎＭＯＳトランジスタＱ２のオン抵抗が
等しいとすると（Ｖcc＋Ｖref ）／２となり、ローレベ
ルとなる。この電圧状態は図２，３において（２）で示
される。

【００３０】次に、ストレージ・ノード電圧Ｖsnが図２
の（１）から（３）に示すように減少していき（Ｖref
＋Ｖth２）の電圧値以下となると、図４においてｎＭＯ
ＳトランジスタＱ２はオフ状態となる。前記したように
ｐＭＯＳトランジスタＱ３は常にオン状態にあるため、
ｎＭＯＳトランジスタＱ２がオフ状態となるとタイミン
グ信号φm は（４）に示すように（Ｖcc＋Ｖref ）／２
のローレベルからＶccのハイレベルに立上がる。

【００３１】アドレス発生回路ＡＤは、タイミング信号
φm の立上がりによってアドレス信号の送出をＡ０から
順に始める。このアドレス信号の送出によってメモリセ
ルが指定されリフレッシュ動作が行われる。タイミング
信号φm の立上がりによって、アドレス発生回路ＡＤ及
びワード線信号発生回路ＷＯにおける遅延時間の経過後
にワード線信号φw はローレベルから（Ｖcc＋Ｖth1 ）
のハイレベルに立上がる。この状態は図２，４において
（６）で示される。

【００３２】次に、図５において、前記（６）のワード
線信号φw の立上がりによってｎＭＯＳトランジスタＱ
１はオフ状態からオン状態に変化する。ｎＭＯＳトラン
ジスタＱ１がオンとなるとキャパシタＣ１には電源電圧
が印加され、キャパシタＣ１への電荷の蓄積が開始され
る。したがって、（７）の時点からキャパシタＣ１のス
トレージ・ノード電圧Ｖsnは上昇を開始し、その電圧の
上昇の時定数はキャパシタＣ１の容量とｎＭＯＳトラン
ジスタＱ１のオン抵抗によって決まる値である。

【００３３】キャパシタＣ１のストレージ・ノードの電
圧Ｖsnが上昇して（Ｖcc＋Ｖref ）の電圧を超えると、
（８）で示すようにｎＭＯＳトランジスタＱ２がオン状
態となる。このｎＭＯＳトランジスタＱ２がオン状態と
なることによって、タイミング信号φm は、ｐＭＯＳト
ランジスタＱ３のドレインとｎＭＯＳトランジスタＱ２
のオン抵抗が等しいとすると（Ｖcc＋Ｖref ）／２とな
り、ローレベルに立下がる。この状態は図２，５の
（９）で示される。

【００３４】その後、キャパシタＣ１は電荷の蓄積を続
け、その電荷の蓄積に応じてストレージ・ノード電圧Ｖ
snは上昇していき、前記キャパシタＣ１の容量とｎＭＯ
ＳトランジスタＱ１のオン抵抗によって決まる時定数の
後、電源電圧Ｖccに到達する。また、その間アドレス発
生回路ＡＤはアドレス信号Ａ０からＡｎに順に送出を続
ける。

【００３５】図６において、アドレス発生回路ＡＤによ
るアドレス信号の送出が終了すると、アドレス発生回路
ＡＤは（１１）に示すようにリセット端子ＲＥＳＥＴか
らワード線信号発生回路ＷＯのクリア端子ＣＬＲにリセ
ット信号φreset を送出する。ワード線信号発生回路Ｗ
Ｏのワード線信号φw は前記リセット信号φreset によ
って（１２）に示すように（Ｖcc＋Ｖth1 ）のハイレベ
ルからローレベルに立下がる。

【００３６】このワード線信号φw のローレベルへの立
下がりによって、ｎＭＯＳトランジスタＱ１はオフ状態
となり、キャパシタＣ１の蓄積電荷はリーク電流によっ
て放出を始め、（１３）に示すように再びストレージ・
ノード電圧Ｖsnの減少が始まる。そして、このサイクル
を繰り返すことによってリフレッシュ動作が繰り返して
行われる。

【００３７】したがって、このリフレッシュ動作の開始
の時点は、キャパシタＣ１の温度特性を反映して決まる
ため、リフレッシュ動作をメモリセルの情報保持性能に
応じて設定することができる。次に、図７の本発明の半
導体メモリ回路のリフレッシュタイマ回路の断面構成図
によって、リフレッシュタイマ回路の構造例を説明す
る。

【００３８】図７において、１は導電型がｎ^-型の基
板、３は導電型がｐ型のウエル領域、４ａ〜４ｄは素子
分離領域、６ｂ，１３は絶縁膜、７はｐＭＯＳトランジ
スタ、７ａ，７ｂ，８ａ，８ｂ，９ａ，９ｂ，１０ａは
拡散領域、７ｃ，８ｃ，９ｃはゲート電極、８，９はｎ
ＭＯＳトランジスタ、１０はキャパシタ、１０ｂはキャ
パシタ用電極、１２ａ〜１２ｄ，14a ，１４ｂは配線、
１５はパッシベーション膜である。

【００３９】基板１内にはその一部に表面から所定の深
さにわたってｐ型のウエル領域３が形成され、基板１の
表面には所定の間隔を隔てて素子分離領域４ａ〜４ｄが
形成されている。そして、図中において素子分離領域４
ｃを境界として、インバータ部とダミー・メモリセル部
が形成される。インバータ部は、素子分離領域４ａと４
ｂの間に形成されるｐＭＯＳトランジスタ７と、素子分
離領域４ｂ及び４ｃの間に形成されるｎＭＯＳトランジ
スタ８によって構成され、一方、メモリセル部は素子分
離領域４ｃと４ｄの間に形成されるｎＭＯＳトランジス
タ９とキャパシタ１０によって構成される。

【００４０】前記インバータ部のｐＭＯＳトランジスタ
７とｎＭＯＳトランジスタ８の構成は下記のようであ
る。ｐＭＯＳトランジスタ７は、基板１の表面下におい
て導電型がｐ⁺の拡散領域７ａ，７ｂを相互に所定の間
隔を開けて所定の深さで形成し、また基板１の表面及び
拡散領域７ａ，７ｂの表面上に両拡散領域７ａ，７ｂ間
にまたがるようにゲート電極７ｃを絶縁膜６ｂを間に介
して設けることによって構成される。

【００４１】また、ｎＭＯＳトランジスタ８は、基板１
のｐ型のウエル領域３の表面下において導電型がｎ⁺の
拡散領域８ａ，８ｂを相互に所定の間隔を開けて所定の
深さで形成し、また基板１の表面及び拡散領域８ａ，８
ｂの表面上に両拡散領域８ａ，８ｂ間にまたがるように
ゲート電極８ｃを絶縁膜６ｂを間に介して設けることに
よって構成される。

【００４２】一方、前記ダミー・メモリセル部のｎＭＯ
Ｓトランジスタ９とキャパシタ１０の構成は下記のよう
である。ｎＭＯＳトランジスタ９は、素子分離領域４Ｃ
及び４ｄ間におけるウエル領域３の表面下において導電
型がｎ⁺の拡散領域９ａ，９ｂを相互に所定の間隔を開
けて所定の深さで形成し、またウエル領域３の表面及び
拡散領域９ａ，９ｂの表面上に両拡散領域９ａ，９ｂ間
にまたがるようにゲート電極９ｃを絶縁膜６ｂを間に介
して設けることによって構成される。

【００４３】また、キャパシタ１０は同じく素子分離領
域４Ｃ及び４ｄ間に前記ｎＭＯＳトランジスタ９に隣接
してウエル領域３の表面下に導電型がｎ⁺の拡散領域１
０ａを形成し、該拡散領域１０ａ上に絶縁膜を隔ててキ
ャパシタ用電極１０ｂが形成される。前記キャパシタ用
電極１０ｂは基板１上に形成した第１層目のポリシリコ
ン層をパターニングして構成され、また前記ｐＭＯＳト
ランジスタ７、ｎＭＯＳトランジスタ８，９の各ゲート
電極７ｃ，８ｃ，９ｃは、基板１上に形成した第２層目
のポリシリコン層をパターニングして構成される。

【００４４】なお、電極材料としてはポリシリコン以外
にタングステン、モリブデン等の高融点金属を使用する
ことができる。本発明の半導体メモリ回路のリフレッシ
ュタイマ回路は、前記のようにダミー・メモリセル部と
インバータ部とから構成されるものであり、この構成を
半導体メモリ回路のメモリセル部の任意の位置に設ける
ことができる。

【００４５】半導体メモリ回路中において複数のメモリ
セル部の位置によって温度状況が異なる場合には、例え
ば半導体メモリ回路中の複数の異なる位置に前記本発明
のリフレッシュタイマ回路を設け、その中のリフレッシ
ュ間隔の短いものあるいは幾つかの群に区分してリフレ
ッシュ動作を制御することができる。次に、本発明の半
導体メモリ回路のリフレッシュタイマ回路の第２〜４の
実施例について説明する。

【００４６】図９は、本発明の半導体メモリ回路のリフ
レッシュタイマ回路の第２の実施例の構成図である。第
２の実施例においては、本発明の第１の実施例における
インバータ部のｐＭＯＳトランジスタＱ３を抵抗素子Ｒ
で構成したものである。第１の実施例において示したよ
うにインバータ部のｐＭＯＳトランジスタＱ３は常にオ
ン状態であるため、このｐＭＯＳトランジスタＱ３を抵
抗素子Ｒに置き換えることができる。

【００４７】この抵抗素子Ｒはポリシリコン層によって
前記第１の実施例のリフレッシュタイマ回路と同様に半
導体基板上に形成することができる。また、図１０は、
本発明の半導体メモリ回路のリフレッシュタイマ回路の
第３の実施例の構成図である。第３の実施例において
は、本発明の第１の実施例におけるインバータ部のｎＭ
ＯＳトランジスタＱ２のゲート及びｐＭＯＳトランジス
タＱ３のゲートにキャパシタＣ１のストレージ・ノード
の電圧Ｖsnを印加するものである。

【００４８】キャパシタＣ１のストレージ・ノードの電
圧ＶsnがｎＭＯＳトランジスタＱ２のしきい値Ｖth２と
基準電圧Ｖref の和の電圧より高く、またｐＭＯＳトラ
ンジスタＱ３のしきい値Ｖth３とする時Ｖcc−Ｖth3 よ
り高い場合には、ｎＭＯＳトランジスタＱ２はオン状態
であり、一方ｐＭＯＳトランジスタＱ３はオフ状態であ
り、タイミング信号φm はローレベルの基準電圧Ｖref
となる。

【００４９】また、キャパシタＣ１のストレージ・ノー
ドの電圧ＶsnがｎＭＯＳトランジスタＱ２のしきい値Ｖ
th２と基準電圧Ｖref の和の電圧より低く、またＶcc−
Ｖth3 より低い場合には、ｎＭＯＳトランジスタＱ２は
オフ状態であり、一方ｐＭＯＳトランジスタＱ３はオン
状態であり、タイミング信号φm はハイレベルの電源電
圧Ｖccとなる。

【００５０】前記本発明の半導体メモリ回路のリフレッ
シュタイマ回路の第２〜３の実施例の動作は、前記第１
の実施例と同様である。次に、本発明の半導体メモリ回
路のリフレッシュタイマ回路の構造の他の実施例につい
て説明する。図１１は本発明の半導体メモリ回路のリフ
レッシュタイマ回路の他の実施例の断面構成図である。

【００５１】図１１において、６は絶縁膜であり、その
他の符号は図７と同様である。基板１内にはその一部に
表面から所定の深さにわたってｐ型のウエル領域３が形
成され、基板１の表面には所定の間隔を隔てて素子分離
領域４ａ〜４ｄが形成されている。そして、図中におい
て素子分離領域４ｃを境界として、インバータ部とダミ
ー・メモリセル部とが形成される。

【００５２】素子分離領域４ａは基板１の導電型ｎ^-型
の領域に形成され、素子分離領域４ｂ，４ｄは基板１の
導電型ｎ^-型の領域とウエル領域３のｐ型の領域にまた
がって形成され、また、素子分離領域４ｃはウエル領域
３のｐ型の領域に形成される。インバータ部は、素子分
離領域４ａ及び４ｂの間に形成されるｐＭＯＳトランジ
スタ７と、素子分離領域４ｂ及び４ｃの間に形成される
ｎＭＯＳトランジスタ８によって構成され、一方、メモ
リセル部は素子分離領域４ｃ及び４ｄの間に形成される
ｎＭＯＳトランジスタ９とキャパシタ１０によって構成
される。

【００５３】前記インバータ部のｐＭＯＳトランジスタ
７とｎＭＯＳトランジスタ８の構成は下記の通りであ
る。ｐＭＯＳトランジスタ７は、基板１の表面下におい
て導電型がｐ⁺の拡散領域７ａ，７ｂを相互に所定の間
隔を開けて所定の深さで形成し、また基板１の表面及び
拡散領域７ａ，７ｂの表面上に両拡散領域７ａ，７ｂ間
にまたがるようにゲート電極７ｃを絶縁膜６を間に介し
て設けることによって構成される。

【００５４】また、ｎＭＯＳトランジスタ８は、基板１
のウエル領域の表面下において導電型がｎ⁺の拡散領域
８ａ，８ｂを相互に所定の間隔を開けて所定の深さで形
成し、また基板１の表面及び拡散領域８ａ，８ｂの表面
上に両拡散領域８ａ，８ｂ間にまたがるようにゲート電
極８ｃを絶縁膜６を介して設けることによって構成され
る。

【００５５】一方、前記メモリセル部のｎＭＯＳトラン
ジスタ９とキャパシタ１０の構成は下記のようである。
ｎＭＯＳトランジスタ９は、素子分離領域４Ｃ及び４ｄ
間におけるウエル領域３の表面下において導電型がｎ⁺
の拡散領域９ａ，９ｂを相互に所定の間隔を開けて所定
の深さで形成し、またウエル領域３の表面及び拡散領域
９ａ，９ｂの表面上に両拡散領域９ａ，９ｂ間にまたが
るようにゲート電極９ｃを絶縁膜６を介して設けること
によって構成される。

【００５６】また、キャパシタ１０は同じく素子分離領
域４ｃと４ｄ間に前記ｎＭＯＳトランジスタ９に隣接し
てウエル領域３の表面下に導電型がｎ⁺の拡散領域１０
ａを形成し、該拡散領域１０ａ上に絶縁膜６を隔ててキ
ャパシタ用電極１０ｂが形成される。前記キャパシタ用
電極１０ｂは基板１上に形成した第１層目のポリシリコ
ン層をパターニングして構成され、また前記ｐＭＯＳト
ランジスタ７、ｎＭＯＳトランジスタ８，９の各ゲート
電極７ｃ，８ｃ，９ｃも、基板１上に形成した第１層目
のポリシリコン層をパターニングして構成される。

【００５７】なお、電極材料としてはポリシリコン以外
にタングステン、モリブデン等の高融点金属を使用する
ことができる。インバータ部におけるｐＭＯＳトランジ
スタ７、ｎＭＯＳトランジスタ８のゲート電極７ｃ，８
ｃとメモリセル部のｎＭＯＳトランジスタ９のゲート電
極９ｃ及びキャパシタ１０のキャパシタ用電極１０ｂ，
素子分離領域４ａ〜４ｄ、及び絶縁膜６上の全面にわた
って、絶縁膜１１が形成され被覆を施している。

【００５８】この絶縁膜１１上には、配線１２ａ〜１２
ｄが第１層目のアルミ層をパターニングすることによっ
て形成される。配線１２ａは絶縁膜１１，６に穿ったコ
ンタクトホールを通してｐＭＯＳトランジスタ７の拡散
領域７ａに接触し、また配線１２ｂは同様に絶縁膜１
１，６に穿ったコンタクトホールを通してｐＭＯＳトラ
ンジスタ７の拡散領域７ｂ及びｎＭＯＳトランジスタ８
の拡散領域８ａと接触している。

【００５９】配線１２ｃ，１２ｄは絶縁膜１１，６に穿
ったコンタクトホールを通してｎＭＯＳトランジスタ８
の拡散領域８ｂ、ｎＭＯＳトランジスタ９の拡散領域９
ａにそれぞれ接触している。そして、配線１２ａ〜１２
ｄ及び絶縁膜１１の全面にわたって絶縁膜１３が形成さ
れ、該絶縁膜１３上に配線１４ａ，１４ｂが第２層目の
アルミ層がパターニングによって形成される。

【００６０】配線１４ａ，１４ｂは絶縁膜１３に穿った
コンタクトホールを通して配線１２ｃ，１２ｄに接触
し、配線１４ａ，１４ｂ及び絶縁膜１３上の全体を覆っ
てパッシベーション膜１５が形成される。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づき種々の変形が可能であり、それらを本発明の範
囲から排除するものではない。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
外部の使用温度等に適したタイミングでリフレッシュ動
作を行う半導体集積回路のリフレッシュタイマ回路を、
トランジスタと１キャパシタから構成されるモニタ用の
ダイナミックメモリとインバータ部という少ない構成要
素によって実現して、従来のリフレッシュ間隔時間を決
定するリフレッシュタイマ回路と比較して大幅に少ない
構成要素数とすることができる。

【図面の簡単な説明】

【図１】本発明の半導体メモリ回路のリフレッシュタイ
マ回路の構成図である。

【図２】本発明の半導体メモリ回路のリフレッシュタイ
マ回路のタイムチャートである。

【図３】本発明の半導体メモリ回路のリフレッシュタイ
マ回路の動作図である。

【図４】本発明の半導体メモリ回路のリフレッシュタイ
マ回路の動作図である。

【図５】本発明の半導体メモリ回路のリフレッシュタイ
マ回路の動作図である。

【図６】本発明の半導体メモリ回路のリフレッシュタイ
マ回路の動作図である。

【図７】本発明の半導体メモリ回路のリフレッシュタイ
マ回路の断面構成図である。

【図８】従来の半導体メモリ回路の構成図である。

【図９】本発明の半導体メモリ回路のリフレッシュタイ
マ回路の第２の実施例の構成図である。

【図１０】本発明の半導体メモリ回路のリフレッシュタ
イマ回路の第３の実施例の構成図である。

【図１１】本発明の半導体メモリ回路のリフレッシュタ
イマ回路の他の実施例に断面構成図である。

【符号の説明】

Ｑ１，Ｑ２ｎＭＯＳトランジスタＱ３ｐＭＯＳトランジスタＣ１キャパシタＷＯワード線信号発生回路ＡＤアドレス発生回路Ｖsn ストレージ・ノード電圧Ｖcc 電源電圧Ｖp1 セルプレート電圧Ｖref 基準電圧 φw ワード線信号 φm タイミング信号 φreset リセット信号

Claims

【特許請求の範囲】

【請求項１】半導体メモリ回路における信号発生回路
において、（ａ）トランジスタとキャパシタを直列接続
してなるモニタ用のダイナミックメモリと、（ｂ）前記
モニタ用のダイナミックメモリのキャパシタの電位が入
力されるインバータとからなり、（ｃ）前記キャパシタ
の電位に応じて出力信号を発生すべく構成にされている
ことを特徴とする半導体メモリ回路。
【請求項２】前記出力信号は、ダイナミックメモリセ
ルのリフレッシュ動作の開始信号であることを特徴とす
る請求項１記載の半導体メモリ回路。