JPH0614546A - 位相制御回路 - Google Patents

Abstract

(57)【要約】 【目的】安定且つ誤動作なく位相制御を行う。 【構成】交流電源と負荷との間に直列に挿入された双方
向性のスイッチング素子の導通角を制御して負荷に供給
される電力を制御する。交流電源を基本波成分を抽出し
て２値化回路４’で極性に応じた２値信号に変換する。
この２値化回路４’の出力の変化から演算処理部３’が
ゼロクロス点を検知する。ゼロクロス点に基づいてタイ
マ部３４で位相角データに応じた時間の計時動作を開始
させる。タイマ部３４のタイムアップ時にスイッチング
素子を導通させるトリガパルスを発生する。ディジタル
的に処理して安定且つ誤動作なく位相制御を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相制御を行って負荷
に供給する電力の調節を行う位相制御回路に関するもの
である。

【０００２】

【従来の技術】位相制御回路による電力制御は従来より
ヒータの温度制御やモータの速度制御等に用いられてい
る。このような従来の３相交流電源の位相制御回路の一
例を図１８に示す。この位相制御回路では、正逆両方向
に導通可能なスイッチング素子１を３相交流電源の各相
に挿入し、これらスイッチング素子１の導通角の制御を
制御回路部３の制御の下で駆動回路２が行って位相制御
を行う。なお、この場合の導通角の制御は線間電圧のゼ
ロクロス点に同期して行われ、このゼロクロス点の検出
をゼロクロス検出部４で行う。

【０００３】上記スイッチング素子１としては、例えば
ＳＣＲなどの単方向性サイリスタを逆並列に接続したも
の、あるいはトライアックなどの双方向性サイリスタが
用いられる。なお、このスイッチング素子１の両端には
スイッチング時に発生する過渡電圧を吸収するスナバ回
路５を設けてある。駆動回路２は上記スイッチング素子
１をトリガするものであり、制御回路部３を高圧である
各相電圧から絶縁するため、パルストランスやフォトカ
プラなどを用いて構成してある。制御回路部３は、各線
間電圧のゼロクロス点を基準として指定された位相差で
駆動回路２に対して制御信号を与える。ゼロクロス検出
部４は線間電圧のゼロクロス点の検出出力を位相基準信
号として制御回路部３に与える。また、必ずしも必要で
はないが、負荷側の電流あるいは電圧情報を制御回路部
３に与えるために電流・電圧入力インターフェース６を
設けてある。また、上記位相制御回路の電源側には雷サ
ージから位相制御回路を保護する雷サージ保護回路８を
設けてある。

【０００４】図１９は上記位相制御回路における１相当
たりの制御回路部３及びゼロクロス検出部４の構成をさ
らに詳細に示したものある。１相当たりの線間電圧のゼ
ロクロス点を検出するゼロクロス検出部４は、変圧器７
を介して取り込まれる図２０（ａ）に示す線間電圧の基
本周波数成分を通過させるローパスフィルタ１０と、こ
のローパスフィルタ１０の出力を０Ｖと比較するゼロク
ロスコンパレータ１１と、このゼロクロスコンパレータ
１１の出力に基づいて図２０（ｄ）に示すゼロクロス点
に同期した負のパルス信号を発生する同期パルス発生回
路１２とで構成してある。ここで、上記ゼロクロスコン
パレータ１１では線間電圧が０Ｖとなるタイミングを検
出し、図２０（ｂ），（ｃ）に示す正負の２値化出力を
発生する。

【０００５】１相当たりの制御回路部３は、同期パルス
発生回路１２の出力に基づいて図２０（ｅ）に示す鋸歯
状の三角波信号を発生する三角波発生回路１３と、この
三角波発生回路１３から与えられる三角波信号と基準電
圧とを比較する比較回路１４と、この比較回路１４の出
力、ゼロクロスコンパレータ１１の正負出力、及び同期
パルス発生回路１２の出力に基づいてスイッチング素子
１をオン，オフさせる図２０（ｆ）に示すゲート信号を
発生するゲート信号発生回路１５とで構成してある。

【０００６】ここで、上記三角波発生回路１３は、同期
パルス発生回路１２から与えられるパルス信号に応じて
制御部１６が充電回路１７及び放電回路１８を動作させ
て三角波を発生する。この制御回路部３でゲート回路部
２を介してスイッチング素子１をオン，オフした場合の
位相制御状態を図２０（ｇ）に示す。なお、３相交流で
は一般に基準となる線間電圧に対してスイッチング素子
１に加わる電圧は３０度遅れた相電圧となるため、実際
には位相角度は線間電圧から３０度遅れた時点がスイッ
チング素子の相電圧の０度になる。

【０００７】

【発明が解決しようとする課題】ところで、上述のよう
に位相制御回路を構成した場合、例えば同期パルス発生
回路１２で所定幅のパルス信号を発生する必要があるの
で、このため単安定マルチバイブレータを使用する必要
がある。しかし、単安定マルチバイブレータはノイズに
弱く誤動作を起こしやすい。このため、誤動作を防止す
る対策が必要である。また、単安定マルチバイブレータ
のＣＲが温度の影響を受けやすいという問題もある。つ
まりは、このようなアナログ的な処理であると、誤動作
が起こったり、制御状態が不安定になったりするという
問題があった。

【０００８】本発明は上述の点に鑑みて為されたもので
あり、その目的とするところは、安定且つ誤動作なく位
相制御を行うことができる位相制御回路を提供すること
にある。

【０００９】

【課題を解決するための手段】本発明では、上記目的を
達成するために、交流電源と負荷との間に直列に挿入さ
れた双方向性のスイッチング素子の導通角を制御して負
荷に供給される電力を制御する位相制御回路において、
交流電源を基本波成分を抽出して極性に応じた２値信号
に変換する２値化手段と、この２値化手段の出力の変化
からゼロクロス点を検知するゼロクロス検知手段と、こ
のゼロクロス検知手段の出力に基づいて位相角に相当す
る時間を計時するタイマ手段と、このタイマ手段のタイ
ムアップ時にスイッチング素子を導通させるトリガパル
スを発生するパルス発生手段と、少なくともタイマ手段
に基づく処理でパルス発生手段の制御を行う演算処理手
段とを備えている。

【００１０】なお、上記ゼロクロス検知手段に代えて、
上記演算処理手段が２値化手段の出力の変化からゼロク
ロス点を検知するようにしてもよい。

【００１１】

【作用】本発明は、上述のように構成することにより、
単安定マルチバイブレータなどを用いることなく、ディ
ジタル的に処理して位相制御を行え、安定且つ誤動作な
く位相制御を行うことが可能となる。

【００１２】

【実施例】（実施例１）図１乃至図６に本発明の一実施
例を示す。本実施例には、交流電源を基本波成分を抽出
して極性に応じた２値信号に変換する２値化回路４’
と、この２値化回路４’の出力に基づいてソフト的に位
相制御信号を発生させる演算処理部３’と、この演算処
理部３’の出力に応じてスイッチング素子１を導通制御
を行うゲート回路部２と、上記各部に電源を供給する電
源回路部９とからなる。

【００１３】２値化回路４’は、各相の線間電圧の基本
周波数成分だけ通過させるローパスフィルタ１０と、ロ
ーパスフィルタ１０の出力を０Ｖを基準として”
０”，”１”の信号に変換するゼロクロスコンパレータ
２０とで構成してある。上記２値化回路４’では、変圧
器７を介して入力される各相の線間電圧の基本周波成分
（５０Ｈｚまたは６０Ｈｚ）をローパスフィルタ１０で
抽出し、この抽出出力をゼロクロスコンパレータ２０で
０Ｖを基準にして２値化する。このときの２値化出力
は、図２（ａ）に示すように線間電圧の正負を示す信号
となる。

【００１４】演算処理部３’は、ゼロクロスコンパレー
タ２０の出力及び外部入力データを取込み入力部３０
と、この入力部３０の入力データに基づく位相制御のた
めの処理を行うＣＰＵ部３１と、このＣＰＵ部３１で実
行されるプログラムやその処理のために用いられるデー
タが記憶されたＲＯＭ３２と、データの一記憶を行うＲ
ＡＭ３３と、ＣＰＵ部３１で行う処理に必要な時間デー
タを与えるタイマ部３４と、ＣＰＵ部３１で求めた位相
制御データをゲート回路部２に出力する出力部３５とで
構成してある。つまり、上記演算処理部３’はマイクロ
コンピュータで構成されている。なお、外部入力データ
としては、所望の位相角αを示す指示データが入力さ
れ、この指示データは制御したい位相角に外部設定され
るものである。なお、位相角αをアナログ設定する場合
にはＡ／Ｄ変換器を必要とする。また、上記タイマ部３
４としては少なくとも３個以上のタイマを必要とする。

【００１５】図３乃至図５は上記演算処理部３’で実行
されるプログラムを示すフローチャートである。演算処
理部３’では、図３のメインルーチンで示すように、ま
ず初期設定を行い、その後外部データであるαデータを
読み込む。次いで３相電圧データとしてのゼロクロスコ
ンパレータ２０の出力を読み込み、いわゆるゼロクロス
点の検出のための判定を行う。この場合におけるゼロク
ロス検出は、前回データと今回データとを比較し、今回
データが前回データと異なった場合に、ゼロクロスした
相が存在すると判定する。なお、前回データと今回デー
タとが一致する場合には、さらにαデータを読み込むと
共に、３相電圧データを読み込むループ処理を繰り返
す。

【００１６】いま、ゼロクロスした相が存在する場合に
は、外部入力データとして与えられた最新のαデータを
ロードし、上記ゼロクロスがあった相がいずれの相であ
るかを判断し、そのαデータを対応する相のタイマにセ
ットする。ここで、αデータは予めタイマ値に換算され
ており、その換算値がタイマにセットされる。このタイ
マにαデータのセットした後には、変化した電圧データ
を前回データとしてセーブし、αデータを読み込むと共
に３相電圧データを読み込むループ処理に戻る。

【００１７】ここで、タイマに関する処理は図４に示す
フローチャートで実行され、タイマではプログラムとは
独立して所定のサイクルでセットデータを減算してい
く。ソして、その減算値が０になった時点でメインルー
チンに対して割込を要求し、メインルーチンの処理状況
に関係なく、図５に示す所定のトリガ信号発生割込処理
ルーチンにジャンプする。

【００１８】このトリガ信号発生割込処理ルーチンで
は、所定の相に対してトリガパルスを発生し、メインル
ーチンに処理を返す。このように発生されたトリガパル
スはゲート回路部２を通してスイッチング素子１に与え
られる。この場合に演算処理部３’からは図２（ｂ）に
示すトリガパルスがゲート回路部２に対して出力され
る。この割込処理ルーチンからメインルーチンに処理が
戻されると、割込以前の処理が実行される。

【００１９】そして、上記演算処理部３’からのトリガ
パルスを受けたゲート回路部２では、スイッチング素子
１を互いに逆並列に接続されたＳＣＲで構成してある場
合には、各相電圧の極性に応じて対応する向きのＳＣＲ
をオンとする駆動信号を出力する。この際に出力される
駆動信号を図２の（ｃ）に示す。なお、上記割込処理は
各相独立して行われる。ここで、本実施例の場合にはメ
インルーチンにおけるゼロクロス点の検出処理速度で、
ゼロクロス点の検出精度が高くなるので、上記処理速度
が速ければ速いほど、精度が良くなることになる。

【００２０】図６はある位相角で位相制御した３相交流
電源の各相の電圧波形を示す。ここで、この波形はイン
ダクタンス成分による電流遅れが発生し、上述のような
波形となっている。 （実施例２）図７乃至図１１に本発明の他の実施例を示
す。本実施例では、上記第１の実施例の構成に加えて、
演算処理部３’を構成するマイクロコンピュータが割込
入力部３６を備えると共に、ゼロクロスコンパレータ２
０の各出力からそのエッジを検出するエッジ検出回路２
１を備えている点に特徴がある。なお、本実施例の演算
処理部３’では、外部割込端子が１つまたは２つしかな
い備えていない場合を示す。

【００２１】エッジ検出回路２１では、図８（ａ）に示
す各相に対応するゼロクロスコンパレータ２０の立上り
時及び立下り時に夫々同図（ｂ）に示すパルス信号を発
生する。そして、演算処理部３’では図９乃至図１１に
示すプログラムを実行することにより、位相制御信号を
作成する。演算処理部３’では、図９（ａ）に示すメイ
ンルーチンである割込待ちループを実行する。この割込
待ちループにおいては、エッジ検出回路２１からパルス
信号が入力されると、そのパルス信号の入力時に図９
（ｂ）に示す位相制御処理ルーチンにジャンプする。こ
の位相制御処理ルーチンでは、αデータの読み込み、次
いで各相で電圧データであるゼロクロスコンパレータ２
０の出力を読み込む。ここで、前回の割込時に記憶され
ている各相の電圧データと今回の電圧データとの比較を
行うことにより、いずれの相でゼロクロスがあったかを
判別し、そのゼロクロスのあった相に対応するタイマに
αデータをセットする。その後は、今回のデータを前回
データとしてセーブして割込待ちループに戻る。

【００２２】その後の演算処理部３’からトリガパルス
を発生するための図１０及び図１１に示す処理は実施例
１の場合と同様にして行われる。本実施例の場合には外
部割込処理によってゼロクロスを検知するので、遅れな
く位相制御を行うことができる利点がある。 （実施例３）図１２乃至図１６に本発明のさらに他の実
施例を示す。本実施例の場合には上記第２の実施例にお
いて、演算処理部３’が少なくとも３個の外部割込端子
を備える場合であり、各相毎のエッジの検出時のパルス
を演算処理部３’に与えるエッジ検出回路２１を備えて
いる点に特徴がある。しかも、このように各相毎のエッ
ジの検出時のパルスを演算処理部３’に与えることがで
きれば、メインルーチンである割込待ちループでいずれ
の相でゼロクロスがあったを判別可能である。そこで、
ＣＰＵ部３１では図１４乃至図１６に示すプログラムを
実行するだけでよい。つまり、図１４で割込が検出され
ると、ゼロクロスの発生した相に対応する図１５に示す
処理が実行される。ここで、図１５における処理では、
αデータをタイマ値に換算する処理を行う点が異なるだ
けで、他の実施例の場合と同様の処理が行われる。

【００２３】ところで、上述の各実施例では外部入力デ
ータとしてαデータを与えていたが、ＲＯＭ３２内にα
データを記憶しておき、図１７に示すように一定周期
（Δｔ）でαデータを更新して行くこともできる。な
お、図１７の場合には誘導電動機などの負荷をスロース
タートさせる場合の位相制御状態を示す。

【００２４】

【発明の効果】本発明は上述のように、交流電源と負荷
との間に直列に挿入された双方向性のスイッチング素子
の導通角を制御して負荷に供給される電力を制御する位
相制御回路において、交流電源を基本波成分を抽出して
極性に応じた２値信号に変換する２値化手段と、この２
値化手段の出力の変化からゼロクロス点を検知するゼロ
クロス検知手段と、このゼロクロス検知手段の出力に基
づいて位相角に相当する時間を計時するタイマ手段と、
このタイマ手段のタイムアップ時にスイッチング素子を
導通させるトリガパルスを発生するパルス発生手段と、
少なくともタイマ手段に基づく処理でパルス発生手段の
制御を行う演算処理手段とを備えているので、単安定マ
ルチバイブレータなどを用いることなく、ディジタル的
に処理して位相制御を行え、このため安定且つ誤動作な
く位相制御を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の要部の回路構成を示すブロ
ック図である。

【図２】同上の動作説明図である。

【図３】演算処理部の処理プログラムのメインルーチン
を示すフローチャートである。

【図４】演算処理部の処理プログラムの割込を示すフロ
ーチャートである。

【図５】演算処理部の処理プログラムの他の割込を示す
フローチャートである。

【図６】各相の位相制御状態を示す電圧波形図である。

【図７】他の実施例の要部の回路構成を示すブロック図
である。

【図８】同上の動作説明図である。

【図９】（ａ），（ｂ）は演算処理部の処理プログラム
のメインルーチン及び割込処理ルーチンを示すフローチ
ャートである。

【図１０】演算処理部の処理プログラムの他の割込を示
すフローチャートである。

【図１１】演算処理部の処理プログラムのさらに他の割
込を示すフローチャートである。

【図１２】さらに他の実施例の要部の回路構成を示すブ
ロック図である。

【図１３】同上の動作説明図である。

【図１４】演算処理部の処理プログラムのメインルーチ
ンを示すフローチャートである。

【図１５】演算処理部の処理プログラムの割込を示すフ
ローチャートである。

【図１６】演算処理部の処理プログラムの他の割込を示
すフローチャートである。

【図１７】他の位相角データの更新方法を示す説明図で
ある。

【図１８】従来の位相制御回路を示す回路図である。

【図１９】同上の要部の具体構成を示すブロック図であ
る。

【図２０】同上の動作説明図である。

【符号の説明】

３’ 演算処理部 ４’ ２値化回路 ３０ 入力部 ３１ ＣＰＵ部 ３２ ＲＯＭ ３３ ＲＡＭ ３４ タイマ部 ３５ 出力部 ３６ 割込入力部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 交流電源と負荷との間に直列に挿入され
   た双方向性のスイッチング素子の導通角を制御して負荷
   に供給される電力を制御する位相制御回路において、交
   流電源を基本波成分を抽出して極性に応じた２値信号に
   変換する２値化手段と、この２値化手段の出力の変化か
   らゼロクロス点を検知するゼロクロス検知手段と、この
   ゼロクロス検知手段の出力に基づいて位相角に相当する
   時間を計時するタイマ手段と、このタイマ手段のタイム
   アップ時にスイッチング素子を導通させるトリガパルス
   を発生するパルス発生手段と、少なくともタイマ手段に
   基づく処理でパルス発生手段の制御を行う演算処理手段
   とを備えて成ることを特徴とする位相制御回路。
2. 【請求項２】 上記ゼロクロス検知手段に代えて、上記
   演算処理手段が２値化手段の出力の変化からゼロクロス
   点を検知して成ることを特徴とする請求項１記載の位相
   制御回路。