JPH06139048A - 最大／最小値検出回路 - Google Patents
最大／最小値検出回路Info
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- JPH06139048A JPH06139048A JP29244292A JP29244292A JPH06139048A JP H06139048 A JPH06139048 A JP H06139048A JP 29244292 A JP29244292 A JP 29244292A JP 29244292 A JP29244292 A JP 29244292A JP H06139048 A JPH06139048 A JP H06139048A
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- 238000004364 calculation method Methods 0.000 description 14
- 210000002569 neuron Anatomy 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000013528 artificial neural network Methods 0.000 description 1
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- 238000010304 firing Methods 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 本発明の目的は、並列演算装置において複数
の演算部の中から最大／最小値および該当する値を保持
している演算部のアドレスを高速に検出することにあ
る。 【構成】 各演算部はワイヤードＯＲ型バッファ２１に
て検出する値を同時に出力し、このバスの値と内部の値
をビット毎に比較し、比較結果によりバス上への出力を
制御する。 【効果】 検出時間はビット毎に比較するため検出時間
は比較する値のビット数で決まる。したがって演算部が
増加しても従来技術に比べ高速に検出が行なえる。
の演算部の中から最大／最小値および該当する値を保持
している演算部のアドレスを高速に検出することにあ
る。 【構成】 各演算部はワイヤードＯＲ型バッファ２１に
て検出する値を同時に出力し、このバスの値と内部の値
をビット毎に比較し、比較結果によりバス上への出力を
制御する。 【効果】 検出時間はビット毎に比較するため検出時間
は比較する値のビット数で決まる。したがって演算部が
増加しても従来技術に比べ高速に検出が行なえる。
Description
【０００１】
【産業上の利用分野】本発明は１つの制御部と複数の演
算部がバスにて結合した並列演算装置において、各演算
部の出力結果をビットごとに比較し、各演算部の出力値
の最大／最小値を検出することにより検出時間を短くす
る技術に関し、特にＳＩＭＤ型のニューロコンピュータ
に利用して有効な技術に関する。
算部がバスにて結合した並列演算装置において、各演算
部の出力結果をビットごとに比較し、各演算部の出力値
の最大／最小値を検出することにより検出時間を短くす
る技術に関し、特にＳＩＭＤ型のニューロコンピュータ
に利用して有効な技術に関する。
【０００２】
【従来の技術】ＳＩＭＤ型のニューロコンピュータにお
いては演算命令を発生し装置全体の制御を行なう制御部
と複数の演算部が命令バス（インストラクションバス）
とデータバス（入力／出力分離構成もあり）で結合した
構成となっており、１つの命令を複数の演算部で並列に
実行できることから、１つの演算部を１ニューロンに割
り当てることによりニューラルネットワークにおけるバ
ックプロパゲーション（ＢＰ）やホップフィールド（Ｈ
Ｐ）などの学習アルゴリズムを高速に実行することが可
能である。
いては演算命令を発生し装置全体の制御を行なう制御部
と複数の演算部が命令バス（インストラクションバス）
とデータバス（入力／出力分離構成もあり）で結合した
構成となっており、１つの命令を複数の演算部で並列に
実行できることから、１つの演算部を１ニューロンに割
り当てることによりニューラルネットワークにおけるバ
ックプロパゲーション（ＢＰ）やホップフィールド（Ｈ
Ｐ）などの学習アルゴリズムを高速に実行することが可
能である。
【０００３】一般的なニューラルネットワークの学習ア
ルゴリズムでは、ＢＰにおける出力層ニューロンと教師
データの誤差の一定値以下の検出（収束判定）やＨＰに
おける発火ニューロンの検出などのように、複数のニュ
ーロンの中から最大値や最小値を検出する動作が必要と
なり、上記ＳＩＭＤニューロンコンピュータでは複数の
演算部が保持している値の中から最大／最小値を検出す
る動作を行なうことになる。
ルゴリズムでは、ＢＰにおける出力層ニューロンと教師
データの誤差の一定値以下の検出（収束判定）やＨＰに
おける発火ニューロンの検出などのように、複数のニュ
ーロンの中から最大値や最小値を検出する動作が必要と
なり、上記ＳＩＭＤニューロンコンピュータでは複数の
演算部が保持している値の中から最大／最小値を検出す
る動作を行なうことになる。
【０００４】通常、ＳＩＭＤ型ニューロコンピュータで
演算部の最大／最小値を検出する場合、制御部は複数の
演算部の中から順次１つの演算部を選択し演算値を読み
込むことにより、最大／最小値の検出を行なっていた。
演算部の最大／最小値を検出する場合、制御部は複数の
演算部の中から順次１つの演算部を選択し演算値を読み
込むことにより、最大／最小値の検出を行なっていた。
【０００５】
【発明が解決しようとする課題】半導体の高集積化が進
むにつれ、一装置（１つのＳＩＭＤ型ニューロコンピュ
ータ）に実装される演算部の数も飛躍的に増加してい
る。一般的にＳＩＭＤ型のニューロコンピュータでは、
従来技術で述べたように制御部と複数の演算部が命令バ
スとデータバスで結合しており、演算部の数をＮ倍すれ
ば一度に処理できる演算はＮ倍となる。しかし、複数の
演算部で演算した演算結果などの最大／最小値検出の場
合、多数の演算部の中から１つの演算部を選択しこの演
算値をデータバス経由で制御部へ順次出力し比較判定／
検出を行なうため、この検出に要する時間はＮ倍に増加
するという問題が発生する。
むにつれ、一装置（１つのＳＩＭＤ型ニューロコンピュ
ータ）に実装される演算部の数も飛躍的に増加してい
る。一般的にＳＩＭＤ型のニューロコンピュータでは、
従来技術で述べたように制御部と複数の演算部が命令バ
スとデータバスで結合しており、演算部の数をＮ倍すれ
ば一度に処理できる演算はＮ倍となる。しかし、複数の
演算部で演算した演算結果などの最大／最小値検出の場
合、多数の演算部の中から１つの演算部を選択しこの演
算値をデータバス経由で制御部へ順次出力し比較判定／
検出を行なうため、この検出に要する時間はＮ倍に増加
するという問題が発生する。
【０００６】本発明の目的は並列演算部増加時の演算部
最大／最小値判定および該当する演算部のアドレス検出
を少ない動作ステップ数で行なうことにより、高速化を
実現することにある。
最大／最小値判定および該当する演算部のアドレス検出
を少ない動作ステップ数で行なうことにより、高速化を
実現することにある。
【０００７】
【課題を解決するための手段】上記目的は下記に示す２
つの手段により達成することが可能である。
つの手段により達成することが可能である。
【０００８】（１）１つの制御部と複数の演算部がバス
にて結合した並列演算装置において、各演算部の出力結
果をワイヤードＯＲ型のバスに同時に出力し、各演算部
にてバスの内容をビットごとに取り込み比較することに
より最大／最小値を検出する。
にて結合した並列演算装置において、各演算部の出力結
果をワイヤードＯＲ型のバスに同時に出力し、各演算部
にてバスの内容をビットごとに取り込み比較することに
より最大／最小値を検出する。
【０００９】（２）最大／最小値検出後、検出した値を
保持している演算部のアドレス値を請求項２と同じワイ
ヤードＯＲ型のバスに出力する。
保持している演算部のアドレス値を請求項２と同じワイ
ヤードＯＲ型のバスに出力する。
【００１０】
【作用】上記手段によれば演算値を出力するバスがワイ
ヤードＯＲ型のため、複数の演算部が同時に演算値を出
力できバス上の値と演算部内の値を各演算部が同時にビ
ット比較する。したがって、最大／最小値および演算部
アドレスを少ない動作ステップで検出することが可能と
なる。
ヤードＯＲ型のため、複数の演算部が同時に演算値を出
力できバス上の値と演算部内の値を各演算部が同時にビ
ット比較する。したがって、最大／最小値および演算部
アドレスを少ない動作ステップで検出することが可能と
なる。
【００１１】
【実施例】以下、本発明の一実施例を図面を引用して説
明する。
明する。
【００１２】図１は本発明を実現するＳＩＭＤ型並列演
算装置の全体構成であり、各演算部に対して命令を発行
して装置全体を制御する制御部（図１ １０）、制御部
からの命令を伝える命令バス（図１ １２）、データを
伝える出力データバス（図１１３）、演算部からのデー
タを制御部に伝える入力データバス（図１ １４）およ
びこれら３つのバスにより制御部と結合し並列に演算を
実行する演算部１（図１ １１ａ）、演算部２（図１
１１ｂ）、演算部３（図１ １１ｃ）より構成される。
なお、入力データバス、各演算部出力バッファはワイヤ
ードＯＲ型にて構成されており、３つの演算部の少なく
ても１つがバスに対して「Ｈ」を出力すればバス上の状
態は「Ｈ」になる構成となっている（実施例では
「Ｈ」、「Ｌ」を２進数のそれぞれ「１」、「０」で表
わしている）。
算装置の全体構成であり、各演算部に対して命令を発行
して装置全体を制御する制御部（図１ １０）、制御部
からの命令を伝える命令バス（図１ １２）、データを
伝える出力データバス（図１１３）、演算部からのデー
タを制御部に伝える入力データバス（図１ １４）およ
びこれら３つのバスにより制御部と結合し並列に演算を
実行する演算部１（図１ １１ａ）、演算部２（図１
１１ｂ）、演算部３（図１ １１ｃ）より構成される。
なお、入力データバス、各演算部出力バッファはワイヤ
ードＯＲ型にて構成されており、３つの演算部の少なく
ても１つがバスに対して「Ｈ」を出力すればバス上の状
態は「Ｈ」になる構成となっている（実施例では
「Ｈ」、「Ｌ」を２進数のそれぞれ「１」、「０」で表
わしている）。
【００１３】図２は最大／最小値を検出する演算部の構
成である。図２は演算部で演算した結果を保持する演算
値記憶部（図２ ２０）、演算値を入力データバスへ出
力するワイヤードＯＲ型出力バッファ（図２ ２１）、
入力データバスの値を演算部へ取り込む入力バッファ
（図２ ２２）、演算値と内部へ取り込んだ入力データ
バスの値をビット毎に比較するビット比較器（図２ ２
３）およびビット比較結果より、ワイヤードＯＲ型出力
バッファのコントロールを行なう出力バッファ制御部
（図２ ２４）より構成される。
成である。図２は演算部で演算した結果を保持する演算
値記憶部（図２ ２０）、演算値を入力データバスへ出
力するワイヤードＯＲ型出力バッファ（図２ ２１）、
入力データバスの値を演算部へ取り込む入力バッファ
（図２ ２２）、演算値と内部へ取り込んだ入力データ
バスの値をビット毎に比較するビット比較器（図２ ２
３）およびビット比較結果より、ワイヤードＯＲ型出力
バッファのコントロールを行なう出力バッファ制御部
（図２ ２４）より構成される。
【００１４】また、図３は図２構成の演算部を用いて３
つの演算部から最大値を検出する場合の動作を示したも
のであり、この図２、図３を用いて本発明の動作を説明
する。
つの演算部から最大値を検出する場合の動作を示したも
のであり、この図２、図３を用いて本発明の動作を説明
する。
【００１５】図３（ａ）は演算部１、演算部２、演算部
３がそれぞれ「４」、「６」、「１」の演算値を保持し
ており（２進数表現ではそれぞれ１００、１１０、００
１）、これらの値をワイヤードＯＲ型入力データバス
（図３（ａ）１４）へ出力した状態である。この時のバ
スの値は「４」、「６」、「１」をビットごとにＯＲを
とるため「７」（２進数表現１１１）となる。
３がそれぞれ「４」、「６」、「１」の演算値を保持し
ており（２進数表現ではそれぞれ１００、１１０、００
１）、これらの値をワイヤードＯＲ型入力データバス
（図３（ａ）１４）へ出力した状態である。この時のバ
スの値は「４」、「６」、「１」をビットごとにＯＲを
とるため「７」（２進数表現１１１）となる。
【００１６】この状態において各演算部はバス上の第１
ビットの値よりも演算値の第１ビットが小さいかを検出
し（ビット比較器にて）、これを検出した場合、出力バ
ッファ制御部にてワイヤードＯＲ型バッファを無効にす
る。図３（ｂ）は前記動作を行なった後の各演算部およ
びバスの状態である。この図からもわかるように演算部
３（図３（ｂ）１１ｃ）は第１ビット比較動作により、
バスへの出力を無効にしたため入力データバス（図３
（ｂ）１４）の値は「７」から「６」に変化する。
ビットの値よりも演算値の第１ビットが小さいかを検出
し（ビット比較器にて）、これを検出した場合、出力バ
ッファ制御部にてワイヤードＯＲ型バッファを無効にす
る。図３（ｂ）は前記動作を行なった後の各演算部およ
びバスの状態である。この図からもわかるように演算部
３（図３（ｂ）１１ｃ）は第１ビット比較動作により、
バスへの出力を無効にしたため入力データバス（図３
（ｂ）１４）の値は「７」から「６」に変化する。
【００１７】以上の動作を第２ビット、第３ビットと順
次繰り返せば図３（ｃ）に示すように最大値が入力デー
タバスに示される。なお、この図３（ｃ）の状態におい
て最大値を保持している演算部２（図３（ｃ）１１ｂ）
は入力データバスへ演算部アドレスを出力することによ
り、制御部は最大値を出力した演算部を特定できる。ま
た、最大値を保持した演算部が複数存在する場合は演算
部アドレス値を入力データバスへ同時に出力後、最大／
最小値検出と同じ動作を用いて、１つの演算部アドレス
を検出することも可能である。
次繰り返せば図３（ｃ）に示すように最大値が入力デー
タバスに示される。なお、この図３（ｃ）の状態におい
て最大値を保持している演算部２（図３（ｃ）１１ｂ）
は入力データバスへ演算部アドレスを出力することによ
り、制御部は最大値を出力した演算部を特定できる。ま
た、最大値を保持した演算部が複数存在する場合は演算
部アドレス値を入力データバスへ同時に出力後、最大／
最小値検出と同じ動作を用いて、１つの演算部アドレス
を検出することも可能である。
【００１８】以上、本発明を一実施例に基いて最大値検
出を行なう場合について説明したが、最小値を検出する
場合はバスに出力するデータを負論理にすれば可能であ
る。また本発明はこの一実施例に限定されることはな
く、その要旨を逸脱しない範囲において種々の変更が可
能であることはいうまでもない。
出を行なう場合について説明したが、最小値を検出する
場合はバスに出力するデータを負論理にすれば可能であ
る。また本発明はこの一実施例に限定されることはな
く、その要旨を逸脱しない範囲において種々の変更が可
能であることはいうまでもない。
【００１９】例えば下記に示す方法により、実現しても
よい。
よい。
【００２０】（１）実施例ではワイヤードＯＲ型バスを
用いて検出を行なっているが、検出を行なう時のみワイ
ヤードＯＲ動作するようにバスの動作を切り替えてもよ
い。
用いて検出を行なっているが、検出を行なう時のみワイ
ヤードＯＲ動作するようにバスの動作を切り替えてもよ
い。
【００２１】（２）実施例では入力データバスを用いて
検出を行なったが専用のバスを用いてもよい。なお、本
発明はビット毎に順次比較を行ない検出するため、ワイ
ヤードＯＲを動作するバスが少なくとも１ビット以上あ
ればよく、この場合比較するビットを切り替えて出力す
る方法にて本発明を実現できる。
検出を行なったが専用のバスを用いてもよい。なお、本
発明はビット毎に順次比較を行ない検出するため、ワイ
ヤードＯＲを動作するバスが少なくとも１ビット以上あ
ればよく、この場合比較するビットを切り替えて出力す
る方法にて本発明を実現できる。
【００２２】（３）実施例では制御部と３つの演算部が
ワイヤードＯＲ型バスで接続された構成であったがこれ
に限定されることはなく、図４に示すような複数の演算
部をワイヤードＯＲ型のバスに接続した演算モジュール
を複数もち、これら演算モジュールを制御部と共通バス
で接続し、各演算モジュール内で本発明の最大／最小値
検出を同時に行ない、その結果を共通バスから順次読み
だすようなより大規模なＳＩＭＤ型並列演算装置にも適
用できる。
ワイヤードＯＲ型バスで接続された構成であったがこれ
に限定されることはなく、図４に示すような複数の演算
部をワイヤードＯＲ型のバスに接続した演算モジュール
を複数もち、これら演算モジュールを制御部と共通バス
で接続し、各演算モジュール内で本発明の最大／最小値
検出を同時に行ない、その結果を共通バスから順次読み
だすようなより大規模なＳＩＭＤ型並列演算装置にも適
用できる。
【００２３】
【発明の効果】本発明において開示された発明の最大／
最小値検出を用いれば演算部がＮ倍に増えても検出動作
ステップ数は演算値の２進数で表わされるビット数で決
まるため検出時間の増加はほとんどない。
最小値検出を用いれば演算部がＮ倍に増えても検出動作
ステップ数は演算値の２進数で表わされるビット数で決
まるため検出時間の増加はほとんどない。
【００２４】したがって、従来技術でＮ倍の動作ステッ
プ数を要したのに比べより高速な検出動作を実現するこ
とが可能である。
プ数を要したのに比べより高速な検出動作を実現するこ
とが可能である。
【図１】本発明を実施するＳＩＭＤ型並列演算装置の全
体構成である。
体構成である。
【図２】本発明を実現するための演算部最大／最小値検
出回路の構成である。
出回路の構成である。
【図３】図２構成の３つの演算部にて最大値を検出する
場合の動作を示したものである。
場合の動作を示したものである。
【図４】より大規模な並列演算装置において本発明を実
施する場合の構成の一例である。
施する場合の構成の一例である。
１０…並列演算装置の制御部、１１ａ，１１ｂ，１１ｃ
…演算部、１２…命令バス、１３…出力バス、１４…ワ
イヤードＯＲ型の入力データバス、２０…演算値記憶
部、２１…ワイヤードＯＲ型出力バッファ、２２…入力
バッファ、２３…ビット比較器、２４…出力バッファ制
御部。
…演算部、１２…命令バス、１３…出力バス、１４…ワ
イヤードＯＲ型の入力データバス、２０…演算値記憶
部、２１…ワイヤードＯＲ型出力バッファ、２２…入力
バッファ、２３…ビット比較器、２４…出力バッファ制
御部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 裕二 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 浅井 光男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 柴田 克成 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 坂口 隆宏 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 橋本 雅 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 落合 辰男 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 岡橋 卓夫 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 桑原 良博 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (2)
- 【請求項１】１つの制御部と複数の演算部がバスにて結
合した並列演算装置において、各演算部の値をワイヤー
ドＯＲ型のバスに出力し、各演算部にてバスの内容をビ
ットごとに取り込み比較することにより最大／最小値を
検出することを特徴とする最大／最小値検出回路。 - 【請求項２】最大／最小値検出後、検出した値を保持し
ている演算部のアドレス値を前記ワイヤードＯＲ型のバ
スに出力し、最大／最小値を保持している演算部アドレ
スを検出することを特徴とする請求項１記載の最大／最
小値検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29244292A JPH06139048A (ja) | 1992-10-30 | 1992-10-30 | 最大／最小値検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29244292A JPH06139048A (ja) | 1992-10-30 | 1992-10-30 | 最大／最小値検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139048A true JPH06139048A (ja) | 1994-05-20 |
Family
ID=17781852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29244292A Withdrawn JPH06139048A (ja) | 1992-10-30 | 1992-10-30 | 最大／最小値検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06139048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217065A (ja) * | 2007-02-28 | 2008-09-18 | Ricoh Co Ltd | データ処理装置 |
-
1992
- 1992-10-30 JP JP29244292A patent/JPH06139048A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217065A (ja) * | 2007-02-28 | 2008-09-18 | Ricoh Co Ltd | データ処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |