JPH0613890A - ２進電子カウンタのための安全なカウント方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 高い安全性下でカウントが行われる必要があ
るカウンタに関する。 【構成】 複数のビットによって示される数から開始す
るそのようなカウンタでは、カウンタのステージは、カ
ウンタの内容が最初の数より小さい数を示す時がないよ
うな順序で、連続して１つずつ最後の数を表示するよう
にされる。ＥＥＰＲＯＭ型の技術でありながら、レジス
タ３０１，３１１，３０２，３０３は極めて大きい数を
カウントすることができ。これによって、その状態を変
化させるステージが使用する技術によって物理的に許容
される回数より大きい回数の動作を受けることを防止す
る。 【効果】 開示した方法によって、チップカードにおい
て、例えば、金額値である実質的な値を示す記憶された
値が減少するのを防ぐことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全く安全な条件下で、
すなわち、不正を働こうとする人が不正行為に好都合に
カウントを妨害する可能性が全くなく、２進カウンタ内
で上昇する順序でカウントするために使用される方法に
関するものである。

【０００２】

【従来の技術】様々な目的の電子論理装置では、多数の
２進カウンタが使用される。このカウンタに記憶される
数の値が、例えば、不正を働こうとする人の行為または
装置の望ましくない操作などの外部の事象ではなく、装
置の正常な動作を介してだけ変更が可能であるべきこと
が極めて重要な場合がある。しかしながら、全体の安全
性は必ずしも重要ではなく、多くの場合、このカウンタ
の値を進め過ぎることが限られた問題しか生じない場合
には、カウンタのカウントの後退を防止することがより
重要である。例えば、チップカードとして公知のメモリ
カード内に外部の事象を記憶するカウンタの場合があ
る。これらの外部の事象は、例えば、電話単位の消費ま
たは自動現金引出機からの金銭の引出し等である。不正
を働こうとする人がカウンタを元に戻すことができる
と、その人は、カードを過剰に使用することができ、一
方、それとは反対に、不正を働く人の行為が全てカウン
タを前進させる時は、その行為は全く意味がないことは
明らかである。

【０００３】

【発明が解決しようとする課題】小さい数の場合には、
もちろん、ヒューズ溶断型メモリを使用する型の装置、
すなわち、まさにその本質によって、非可逆的な装置を
使用することができる。しかしながら、カウントすべき
数がかなり大きい時、この装置は、過度に大きく且つ極
めて高価であることが分かっている。

【０００４】

【課題を解決するための手段】この問題を解決するため
に、本発明は、整数の表示を可能にする１組の２進数ス
テージを備える２進電子カウンタのための安全なカウン
ト方法であって、主に、この２進数カウンタを第１の数
からこの第１の数より大きい第２の数にインクリメント
するために、カウンタの内容が第１の数より小さい数を
示す時がないような順序で、少なくともその内容が変化
しなければならないステージをそれらの最終的な状態に
進めることを特徴とする方法を提案するものである。本
発明のその他の特徴及び利点は、添付図面を参照して行
う以下の実施例の説明から明らかになろう。但し、これ
らの実施例は、本発明を何等限定するものではない。

【０００５】

【実施例】本発明によるカウント方法は、１または０が
恒久的に記録されており、従って、回路に必要な操作電
圧が存在しない時でさえ、それが記憶されたままである
２進数レジスタを使用する。また、これらの２進数のそ
れぞれの桁は、装置に当然な電圧が印加されている時、
消去され、次に、再記録される。このようなレジスタ
は、主として、当業者には公知のいわゆるＥＥＰＲＯＭ
技術によって製造されるが、他の等価な技術を使用する
こともできる。

【０００６】８段カウンタ、従って、２進数モードで25
6 までカウントできるカウンタの例を使用して、いかに
して、本発明によってこのカウンタが安全な方法で１単
位ごと前進される（カウントを進める）のかを説明す
る。例えば、カウンタが10進数155 、すなわち、２進数
モードでは、 (1) 11011001 （左端が最下位ビットで、右端が最上位
ビット） を含むと仮定する。

【０００７】従来技術では、レジスタは適当なカウンタ
として配線される。すなわち、第１ステージに『１』を
更に印加すると、各ステージでのオーバーフローに対応
する連続した桁上がり動作をステージごとに前進させる
ように、ステージは配線されている。これらの条件下
で、外部の行為、例えば、電源のカットまたは寄生現象
は、メカニズムを妨害することがあり、その時、開始し
た時の数より小さい数に対応する状態に戻ることがあ
る。例えば、カウンタの状態を155 から156 に進めるた
めに、この従来技術の装置では、第１ステージに『１』
を更に印加すると、その１は０になり、第２ステージへ
の桁上がり動作を実行させる。その第２ステージはそれ
自体０になり、第３ステージへの桁上がり演算を実行さ
せ、第３ステージは１になる。そこで、演算は停止し、
その時、カウンタの状態は10進法で156 に対応する。

【０００８】不正な行為または寄生現象等の何の理由で
あれ、桁上がりが、第１ステージと第２ステージとの間
で起こらない時、レジスタは、最後に、10進法で154 の
数を含み、従って、カウンタは、開始時の数に対して逆
行している。これを防止するために、本発明によると、
レジスタ自体は、カウンタとして配線しないで、単純な
メモリとして使用され、レジスタのステージはそれらの
状態にされる。この動作は、レジスタとは別の論理回路
から実施される。その論理回路は、レジスタのステージ
に対する連続した強制的動作を、各強制動作に対応する
２進数が最初に記憶した数値より大きい値になるよう実
施されるように、動作し、最終的に所望の数に達する。

【０００９】従って、この実施例では、このように、動
作は、左から順番にみて最初の０の検索から開始され
る。ここで、本明細書中全体を通して、最上位ビットは
式では右端であり、本例では１である。次に、この０の
位置に対応するビットを書き込む。次に、この０の状態
は、 (2) 11111001 になり、これは10進数で159 に対応する。次に、１にな
ったその１の左側の全てのビットに０を書込む。その
時、このレジスタの状態は、 (3) 00111001 になる。その数は、10進数の156 に対応するが、それは
所望の数である。

【００１０】従って、システムは、カウンタを１単位ず
つインクリメントすることによって、数155 から数156
になり、同時に、所望の結果である開始数155 より大き
い中間数159 を通過する。この時、システムは、常に15
5 より大きい中間状態に置かれているので、同時に生じ
るとして記載した左側の遠い２つのビットの０への変化
は、いかなる順序でも起こる。

【００１１】この方法は、また、１より多い単位数によ
る１ストロークでのインクリメントに応用される。例と
して、154 未満の10進数を通過せずに、10進数154 から
10進数179 にする方法を記載する。数154 は、２進数表
記では下記のように表される。 (4) 01011001 10進数179 は、２進数表記では下記のように表される。 (5) 11001101

【００１２】本発明によると、プロシャジャは、最初
に、値1545と179 との間で０から１になる右側へ向かっ
て最も遠い第１ステージが何であるか決定することによ
って開始される。この第１ステージは、左から６番目で
ある。従って、プロシージャは、この第６ステージを１
にして、下記の２進数。 (6) 01011101 を生成することによって開始される。この２進数は、10
進数186 に対応する。

【００１３】次に、左端までの、従って、１にセットし
たばかりの第６番目のビットの前に位置する５つのビッ
トを０にリセットし、下記の２進数。 (7) 00000101 を生成する。この２進数は、10進数160 に対応し、従っ
て、154 より大きい。その後、第１番目、第２番目及び
第５番目のビットへ１を書込んで、プロシージャを終了
し、上記の式(5) に示した２進数に達する。

【００１４】従って、ここでは、また、 154より小さい
中間値にならず、154 から179 になる所望の結果が得ら
れる。また、５つの書込み動作は、15単位を加えれば十
分であることが注目される。ＥＥＰＲＯＭ技術をカウン
トレジスタに使用する時、通常の使用には十分である
が、そのような技術によって得られたセルへの再記録は
無制限でないことが公知なので、これは特に有効であ
る。

【００１５】上記の実施例は、正論理に関して記載した
が、０が１に置き換えられ、また、１が０に置き換えら
れる負論理を使用することも可能てじる。本質的な点
は、プロセス中に、カウンタ形成レジスタの内容が開始
数より小さい数に対応する論理状態になることはないと
いうことである。実際、レジスタの個々のセルがプログ
ラムされる方法は、主として、このレジスタの物理的態
様によって決定される。実際、使用される技術によっ
て、各セルに各々の方向で個々に制御を行うことは常に
可能ではない。

【００１６】例えば、図１に示したように、当技術で標
準的なＥＥＰＲＯＭ技術で製造する８ビットレジスタの
場合、このレジスタは、１ビットにあてられた各セルに
ついて、読出トランジスタ102 と直列接続さらた記憶ト
ランジスタ101 を備える。このトランジスタ102 は、個
別の入力ＢＬ１に接続されており、記憶トランジスタ10
1 は全ての記憶トランジスタに共通な線ＡＧに接続され
ている。トランジスタ102 のゲートは、共通の読出線Ｗ
Ｌに接続されている。トランジスタ101 のゲートは、読
出トランジスタ103 を介して入力ＶＳから給電される共
通線104 に接続されている。その読出トランジスタのゲ
ートは、それ自体ＷＬに接続されている。

【００１７】この公知の構造では、セルを１つずつ個別
に消去することは不可能であり、全てのセルを同時に消
去することが必要になる。表示及び標準的な使用による
と、この消去は全セルに１を記録することに対応する。
このため、下記の電圧を印加しなければならない。 ＷＬ＝Ｖpp（プログラミング電圧） Ｖｓ＝Ｖpp ＡＧ＝０（アース） ＢＬ１〜ＢＬ８＝０またはフローティング

【００１８】反対に、各セルを個別にプログラムするこ
とが可能であ。表記及び標準的な使用法によると、この
プログラミングはセルに０を記録するのに対応する。例
えば、トランジスタ101 及び102 に対応する第１のセル
にプログラムするためには、下記の電圧を印加しなけれ
ばならない。 ＷＬ＝Ｖpp Ｖｓ＝０ ＡＧ＝フローティング ＢＬ１＝Ｖpp ＢＬ２〜ＢＬ８＝０またはフローティング

【００１９】次に、数155 から開始して、レジスタの内
容を１ずつ正方向に進める第１の実施例を再度取り上げ
ると、動作は、下記の電圧を印加することによって、全
セルを１にすることから開始する。 ＶＳ＝Ｖpp ＷＬ＝Ｖpp ＡＧ＝０ 全てのセルが１になることが注目される。これは、実
際、上記のフローチャーートに１ステージを追加する。
しかしなから、本発明によって考慮されているように、
カウンタレジスタは、開始状態より大きい状態に戻る。

【００２０】次に、プロセスは、もちろん、１から０に
ならなければならないビット、すなわち、左から第３番
目のビットを除いて、カウンタの消去（この消去は、上
記ののように１への変化に対応する）前に０である全て
のビットの再プログラミングによって続行される。この
ため、下記の電圧が印加される。 Ｖｓ＝０ ＷＬ＝Ｖpp ＡＧ＝フローティング ＢＬ６＝ＢＬ７＝Ｖpp ＢＬ１〜ＢＬ５及びＢＬ８＝０またはフローティング 次に、再度、式(2) で表示した数に対応する状態にな
る。

【００２１】好ましくは、これらの２つのステージは、
ＥＥＰＲＯＭ技術で標準的なように、再プログラミング
動作に続く消去／読出動作に対応する、同じプログラミ
ングサイクルに一部分を形成する。もちろん、使用され
ている物理的装置の各ビット線には、開始時に読み出さ
れるワードを記憶をすることが可能なフリップフロップ
が配置されており、それによって、使用する論理に応じ
て適切な再記録を実施する。

【００２２】下記のサイクルでは、アドレスされたビッ
ト、本実施例では、第３番目のビットの左側の全ビット
に、０が下記の電圧の印加によって書き込まれる。 Ｖｓ＝０ ＷＬ＝Ｖpp ＡＧ＝フローティング ＢＬ１＝ＢＬ２＝Ｖpp ＢＬ３〜ＢＬ８＝０またはフローティング この記録サイクルでは、所望の１である式(3) に対応す
る２進数に戻る。

【００２３】また、この物理的な実施例では、０の記録
を１つの動作にすことによって、フローチャートを僅か
に単純化することができることが分かる。実際、上記の
ように、１つの１を第３ステージで記録することは不可
能であり、全てのステージを１にし、次に、ゼロをアド
レスしたステージの右側に零を再記録することが必要で
ある。この時、単純化は、零が右側に記録されている同
じステージで左側に必要な零を同時に記録することから
なる。

【００２４】しかしながら、この方法の使用は、技術の
問題、特に、ＥＥＰＲＯＭ型メモリに関する問題を引き
起こす。実際、例えば、カウンタの内容を１単位ずつ増
加させる時、式(1) 及び(3) によって与えられる開始状
態及び終了状態を考慮すると、これらの２つの状態は、
カウンタが１単位インクリメントされるといつでも、最
下位ビットに対応する左側の最も遠いビットがその状態
を変化させる正常なカウンタ（普通の論理を使用する）
の２つの連続した状態に対応していることが分かる。こ
れは、毎回、書込み／消去動作が行われることを意味す
る。カウンタが16ビットレジスタ、例えば、直列接続さ
れた２つの標準８ビットレジスタに対応する16ビットレ
ジスタによって形成されているとすると、この時、この
16ビットレジスタは、最大値２¹⁶＝65536 までカウント
する。これは、カウンタの第１のセルの書込み／消去動
作数に対応する。標準的なＥＥＰＲＯＭ型セルのこのよ
うな書込み／消去動作を実施することが可能な回数は、
無制限ではない。一般的に、セルが劣化し、もはや使用
できなくなるのは、まさにこの数65000 回あたりと考え
られている。

【００２５】従って、本発明は、安全なカウントを可能
にし、より大きい数を含むレジスタを有するために、下
記に記載する構造の使用によって、記録の物理的に有効
な可能性のためにさのレジスタの容量の一部分を犠牲に
して、直列の16ステージ以上のステージを備えるレジス
タの使用を提案する。

【００２６】図２を参照すると、本発明によるレジスタ
は、各々８ステージの２つのサブパートによって形成さ
れることがある第１の部分201 と、各々８ステージを備
える他の２つの部分202 及び203 を備える。２つの部分
202 及び203 は、各々、カウンタがインクリメントされ
るにつれて、第１ステージが反転する普通の２進カウン
タとして使用される。これらの２つのカウンタは、直列
接続されており、従って、上記のように、２つの直列接
続カウンタの最大数とカウンタ202 の第１のセルの書込
み/ 消去動作の物理的に許容できる数に対応する65536
に等しい数までカウントすることが可能である。さら
に、それ以上にカウントすることを可能にするために、
第１の部分201 は、ビット−バイ−ビット(Bit-by-bit)
カウンタであり、すなわち、各ビットは、１回だけ書き
込まれた桁１に対応する。従って、16ステージが一杯の
時、カウンタは、最大16までカウントすることができ
る。このようにして、このカウンタのビットバイビット
カウンタのインクリメントのたびに、書込み／消去サイ
クルを実施するのは１ステージだけであり、他のステー
ジはサイクルを受けず、言わば、不必要に、書込み／消
去容量を消費することはない。

【００２７】実際、例として使用されているＥＥＰＲＯ
Ｍ技術では、上記のように別々に１を書き込むことは不
可能であり、むしろ、全ての１が、全ステージに１スト
ロークで書き込まれ、次に、０が別々に各ステージに書
き込まれる。実際、最初に１を書込み、次に連続して、
各ステージの０が１単位の追加インクリメントに実際に
対応する負論理を使用して、各ステージに０を書込むこ
とが可能なので、これは、重要ではない。０を書込みな
がら、１をカウントするためには、例えば、動作がワイ
ヤード論理回路の位置で行われている時はインバータを
配置するか、または、論理装置、例えば、マイクロプロ
セッサのプログラミング中に適切な命令を使用すれば十
分であり、それによって、カウンタのステージのプログ
ラミングとこのように記憶された状態の読出が可能にな
る。

【００２８】この構造では、記録された数は、通常のカ
ウンタとして使用される２つのカウンタ202/203 に記録
されるべき数に等しく、この数は16倍され、ビットバイ
ビットカウンタ201 に記録された単位数が加算される。
例えば、下記の２進数式によって表される数を例にと
る。 (9) 0000111111111111 00111100 110001111 左側の第１番目から16個のビットは、ビットバイビット
カウンタ201 の内容に対応し、左側の４つの０を備え
る。使用した負論理によると、これらの４つの０は４つ
の単位に対応する。２つの０、それに続く４つの１と２
つの０を有する次の８個のビットは、レジスタ202 の内
容を示し、通常の正論理モードでは数60となる。右側の
最後の８個のビットは、２つの０、それに続く３つの
０、さらに３つの１を有し、値227 のレジスタの203 の
内容を示す。

【００２９】これらの２つのレジスタ202 及び203 は全
体で数930752を示し、３つのレジスタ201 、202 及び20
3 によって形成されたレジスタの全体に内蔵される数93
0752を得るためには、それにビットバイビットレジスタ
201 に内蔵される数４を加算しなければならない。カウ
ンタがインクリメントされるにつれて、ビットバイビッ
トカウンタのステージは、左から右に前方に移動しなが
ら、次々に、１から０になる。その間に、カウンタ202
及び203 のステージは、移動しない。ビットバイビット
カウンタ201 の右側の最も遠いビットである最後のビッ
トが０になると、装置に記録された総数が930768にな
る。

【００３０】次に、１単位だけレジスタ全体をインクリ
メントするために、本発明の方法によって、カウンタ20
2 の左側の最も遠いビットを１ビットインクリメント
し、次に、ビットバイビットレジスタ201 の内容全体を
消去し、これらの全てのステージを１にプログラミング
する。従って、レジスタに記録される最大数は、65536
×16＋16に等しく、1048576になる。この最大数がレジ
スタ全体に記録されると、２つのカウンタ202 及び203
の最も動作を受けたセル、すなわち、カウンタ202 の左
側の最も遠いセルは、65536回だけ動作をうけることに
なり、これは、この種のセルの現在の技術によって許容
された制限の範囲内である。ビットバイビットレジスタ
201 の各セルは、また、カウンタ201 の動作を最も受け
たセルが１から０になり、または、０から１になるサイ
クル中にだけ１から０になるので、65536 回の動作を受
けたことになる。

【００３１】図３は、図２に示したようなレジスタ内
で、本発明による方法の実施を可能にする回路の１実施
例を示したものである。この実施例では、適切にプログ
ラムされたマイクロプロセッサなどの論理装置を介し
て、カウンタに記録される状態を決定するために使用さ
れ、当業者には公知の方法で得られる手段は図示してい
ない。従って、レジスタ全体は、２つの第１のサブレジ
スタ301 及び311 を備える。これらのサブレジスタは、
各々、８ステージを有し、図２のビットバイビットカウ
ンタ201 に対応する。また、図２のカウンタ202 及び20
3 に対応する８ステージレジスタ302 及び303 を備え
る。

【００３２】レジスタ301 、311 、302 及び303 のステ
ージに記録された状態は、得られる最終状態を決定し、
それ自体、レジスタ内の初期状態を読み出すデータ処理
装置によって８ステージのフリップフロップ305 に記録
される。これらのフリップフロップの状態は、ステージ
デコーダ304 に転送され、そのデコーダはこれらの状態
をアドレス生成器306 によって出力されたアドレスから
４つの最終レジスタの１つに送る。このアドレス生成器
は、また、フリップフロップ305 を制御し、それによっ
て、論理回路307 と同様に、状態の転送数を決定する。
この論理回路307 は、クロック信号Ｈの制御下で、選択
信号ＳＥＬ１〜ＳＥＬ４によって４つのレジスタを選択
するために使用される。また、これらのレジスタによっ
て構成された装置全体は、最終的に記録された状態の選
択用の論理装置から図１で決定されたものに類似の信号
ＶＳを受ける。

【００３３】第２のカウンタ303 に関係なく、レジスタ
301 及び311 の全体が消去され、インクリメントされる
第１のカウンタ202 を例とすると、例えば、図４に示し
た２つのサイクルに対応する制御信号がある。クロック
信号Ｈによって決定されるこの第１のサイクル中、３つ
のレジスタ301 、311 及び302 は、信号ＳＥＬ１〜ＳＥ
Ｌ３によって選択され、信号ＶＳによって０にリセット
される。また、クロック信号Ｈによって形成された第２
のサイクル中、レジスタ302 内で０にリセットされる必
要がある、フリップフロップ305 に記憶されるビット
は、デコーダ304 によって、信号ＳＥＬ３によって選択
されたこのレジスタ302 に入力される。レジスタ303 の
選択信号ＳＥＬ４は、常に０であるので、このレジスタ
303 は、これらの２つのサイクル中変化しない。

【００３４】結局、本発明による方法によって、安全な
方法で、すなわち、一時的であるにせよ、メモリレジス
タが開始状態より小さい状態に再度なることがなく、メ
モリレジスタの内容をインクリメントすることができ
る。特定のカウント構造によって、このためにＥＥＰＲ
ＯＭ型のプログラム可能なメモリ素子を使用して、メモ
リのステージの物理的な記録制限を越えることなく、極
めて大きい数の記録が可能になる。

【図面の簡単な説明】

【図１】本発明の実施を可能にする公知のＥＥＰＲＯＭ
型レジスタの回路図である。

【図２】本発明によるカウンタの構造を図示している。

【図３】本発明によるカウンタの一部分の回路である。

【図４】図３の回路図内のある信号のグラフである。

【符号の説明】

201 ビットバイビットカウンタ 202、203 カウンタ 301、302、303、311 レジスタ 304 デコーダ 305 フリップフロップ

Claims (7)

【特許請求の範囲】
1. 【請求項１】普通の２進数カウントモードでの２進電子
   カウンタのカウントのための安全なカウント方法におい
   て、そのカウンタは、整数の表示を可能にする１組の２
   進数ステージを備え、 普通の２進数カウンタを第１の数からその第１の数より
   大きい第２の数にインクリメントするために、上記カウ
   ンタの内容が第１の数より小さい数を示す時がないよう
   な順序で、少なくともその内容が変化しなければならな
   いステージがそれらの最終的な状態にすることを特徴と
   する方法。
2. 【請求項２】この普通の２進数カウンタが、連続したス
   テージによって形成された少なくとも１つのレジスタを
   備え、 第１段階で、このレジスタの全ステージが、このレジス
   タによって決定される最大数を示すようにし、次に、 第２段階で、その最終値が第１段階の値とは異なるレジ
   スタのステージがそれらの最終値にすることを特徴とす
   る請求項１に記載の方法。
3. 【請求項３】この普通の２進数カウンタが、最下位から
   最上位までの範囲に対応する連続したステージによって
   形成された少なくとも１つのレジスタを備え、 第１段階で、その状態を変化させて低い値から高い値に
   なる必要がある、最上位のステージをより高い値にし、 第２段階で、第１段階でなった位より下位の位のステー
   ジを、それらの最終的な状態にすることを特徴とする請
   求項１に記載の方法。
4. 【請求項４】カウンタに示す数の２進数表示は、２つの
   部分から構成され、表示すべき最下位数に対応する部分
   は、ビットバイビットカウンタの形に構成され、表示す
   べき数の残りの部分に対応する他の部分は、普通の２進
   数カウンタの形に構成されていることを特徴とする請求
   項１〜３のいずれか１項に記載の方法。
5. 【請求項５】この２進カウンタを第１の数からその第１
   の数より大きい第２の数にインクリメントするために、
   少なくとも内容を変更しなければならないステージは、
   カウンタの内容が第１の数より小さい数を示すことが全
   くないような順序で、それらの最終状態にすることを特
   徴とする請求項４に記載の方法。
6. 【請求項６】普通の２進数カウンタの形に構成された部
   分によって、最下位ビットを示すそのセルが、最大でカ
   ウンタ内で使用される物理的にカウントするセルの物理
   的な可能性に等しい数を、カウンタ全体の最大カウント
   のための作用を受けるような、数のカウントが可能であ
   りことを特徴とする請求項４または５に記載の方法。
7. 【請求項７】ＥＥＰＲＯＭ技術を使用して、上記ビット
   バイビットカウンタ内で、ビットを１つずつプログラム
   することを特徴とする請求項４に記載の方法。