JPH06130916A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、液晶表示装置に関し、基準電源の
出力電流による消費電力を低減し、ひいては装置全体と
しての低電力化に寄与することを目的とする。 【構成】 複数種類の基準電圧Ｖ１〜ＶＭを発生する基
準電源５０Ａと、該基準電圧または所定の基準電圧ＶＢ
のいずれかを選択出力するスイッチ回路ＳＷと、ディジ
タルの表示用データをそれぞれサンプル・ホールドして
その複数の保持値をデコードし、前記スイッチ回路を通
して選択出力された前記複数種類の基準電圧のいずれか
を前記デコードの結果に基づき選択して液晶表示部１０
のデータラインＸｊへ出力するデータドライバ２０とを
具備し、前記画像データの非表示期間に前記スイッチ回
路により前記所定の基準電圧を選択出力し、それにより
前記データドライバを介して前記データラインの分布容
量ＣＤの電圧を強制的に該所定の基準電圧とするように
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ）に係り、特に、電池駆動を必要とするノート型パソ
コン等に適用されるＬＣＤにおいて低電力化を図る技術
に関する。ＬＣＤは、従来のＣＲＴを代替する表示装置
として期待されており、大規模市場に発展することが予
想されている。そのため、その技術開発は盛んに行われ
ている。その中でも特に、薄膜トランジスタ（ＴＦＴ；
Thin Film Transistor）を用いたＬＣＤは原理的に高品
質の表示が可能であり、しかも表示速度が速いことか
ら、高速且つ高画質のカラー表示用ディスプレイの主流
になることが期待されている。

【０００２】

【従来の技術】ＴＦＴを用いたＬＣＤでは、ＴＦＴをス
イッチング素子として用い、画素毎の液晶容量に対応す
るＴＦＴを介して画像データ信号の大きさに比例したア
ナログ電圧信号（情報）を書き込むことにより、画像表
示を行う。図１４に従来形の一例としてのＬＣＤの構成
が示され、図１５にはその要部の構成が示される。

【０００３】図示の例では、表示制御形態としてディジ
タル・ドライバ方式を用いたＴＦＴ型ＬＣＤの構成が示
され、また、説明の簡単化のために画素数を４×４とし
て示してある。実際には、画素数は６４０×４８０程度
が典型例であり、しかもカラー表示のためには赤
（Ｒ）、緑（Ｇ）および青（Ｂ）の別に画素を持つ必要
があるので、さらに３倍の画素数を必要とする。

【０００４】図中、１０は液晶表示部（液晶パネル）を
示し、その中のＰ１１〜Ｐ４４が画素と称する最小の表
示単位を表している。各画素Ｐ１１〜Ｐ４４は、図１５
に示すように、複数のデータラインＸ１〜Ｘ４と複数の
ゲートラインＹ１〜Ｙ４の交差部に配設され、対応する
ゲートラインが選択された時に対応するデータライン上
の電圧情報を伝達するトランスファゲート用トランジス
タ（ＴＦＴ）と、対応するＴＦＴを介して伝達された情
報を記憶する液晶容量とから成っている。この図で横方
向の画素の並び（例えばＰ１１〜Ｐ１４）を一ラインと
称し、ＬＣＤへの表示用のデータはこの一ライン毎に書
き込まれ、それを一秒間に６０回程度繰り返して、人の
目にはちらつきのない画像として見せる。

【０００５】図１４において、ＨＳは水平同期信号、Ｖ
Ｓは垂直同期信号、Ｄ１〜ＤＮは画像データ、ＣＬＫは
該画像データと同期して与えられるタイミング信号（ク
ロッく）を示す。なお、Ｎは階調表示するためのビット
数を表す。また、クロックＣＬＫは水平同期信号ＨＳの
周期を計測して内部で生成することが可能であり、イン
タフェースとして本質的に必要とするものではない。

【０００６】４０はＬＣＤ全体を制御する制御回路を示
し、水平同期信号ＨＳ、垂直同期信号ＶＳおよびクロッ
クＣＬＫに応答して画像データＤ１〜ＤＮの書き込みの
ための各種制御信号を発生する。また、５０は複数の種
類の基準電圧Ｖ１〜ＶＭを発生する基準電源を示す。２
０はデータドライバを示し、シフトレジスタ２１と、そ
れぞれＮビットの容量を持つメモリ（Ｍ）６１〜６４
と、同じくＮビットの容量をそれぞれ有するメモリ
（Ｍ）７１〜７４と、デコーダ（ＤＥＣ）８１〜８４
と、スイッチ（ＳＷ）９１〜９４とを有し、通常の形態
として集積回路化されている。なお、基準電源５０は、
通常、集積回路の中には含まれない。それは、ＬＣＤで
必要とするデータドライバ２０は通常複数個のＩＣで構
成するのに対して、基準電源５０は共通に一個設けられ
ていればよいからである。

【０００７】データドライバ２０において、シフトレジ
スタ２１は、１ライン毎に制御回路４０から供給される
スタート信号Ｔ１により動作を開始し、制御回路４０か
ら供給されるクロックＣＫ１により歩進してタイミング
信号ＴＡ１〜ＴＡ４を生成する。メモリ６１〜６４は、
制御回路４０を通して供給される表示用のデータＤＴ１
〜ＤＴＮをそれぞれタイミング信号ＴＡ１〜ＴＡ４に応
答して取り込み（つまりデータの書き込み）。また、メ
モリ７１〜７４は、メモリ６１〜６４にデータが書き込
まれた後、次のラインのデータが到来する前に該メモリ
６１〜６４内のデータを制御回路４０からのタイミング
信号Ｔ２に応答して取り込む（データの書き込み）。デ
コーダ８１〜８４は、それぞれメモリ７１〜７４に蓄積
されたディジタルの表示データをデコードする。スイッ
チ９１〜９４は、対応するデコーダ８１〜８４のデコー
ド結果に基づき、基準電源５０から出力される複数種類
の基準電圧Ｖ１〜ＶＭのいずれかを選択出力する。つま
りスイッチ９１〜９４は、メモリ７１〜７４に蓄積され
たディジタル・データに対応したアナログ信号を発生さ
せるための一種のディジタル・アナログ変換回路として
機能する。このようにしてＶ１〜ＶＭのＭ種の電圧のい
ずれかが選択され、データラインＸ１〜Ｘ４に出力され
る。Ｍ種の基準電圧Ｖ１〜ＶＭとメモリ７１〜７４に蓄
積されたＮビットのデータとの関係は、データが２進数
の場合、Ｍ＝２^N で表される。例えばＮ＝３の場合はＭ
＝８、Ｎ＝４の場合はＭ＝１６となる。

【０００８】３０はゲートドライバを示し、シフトレジ
スタ３１と、各ゲートラインＹ１〜Ｙ４に対応して設け
られたドライバＤＶ１〜ＤＶ４とから構成されている。
シフトレジスタ３１は、制御回路４０から供給されるス
タート信号Ｔ３により動作を開始し、同じく制御回路４
０から供給されるクロックＣＫ２により歩進して液晶パ
ネル１０の１ライン毎のＴＦＴを駆動するための信号を
順次発生する。なお、スタート信号Ｔ３は垂直同期信号
ＶＳと同じ周期を有し、クロックＣＫ２は水平同期信号
ＨＳと同じ周期を有する。ドライバＤＶ１〜ＤＶ４は、
シフトレジスタ３１の出力からＴＦＴのオンとオフを制
御できる電圧にレベル変換を行い、それぞれ対応するゲ
ートラインＹ１〜Ｙ４に出力する２値出力回路として機
能する。これによって、アナログスイッチであるＴＦＴ
のゲート電圧を制御してスイッチ機能をオン・オフする
ことができ、データドライバ２０から出力されるデータ
ラインＸ１〜Ｘ４上の画像データの信号電圧を１ライン
毎にＴＦＴを通して液晶容量に書き込むことができる。

【０００９】図１５は、図１４におけるスイッチ（Ｓ
Ｗ）９１〜９４および液晶パネル１０と基準電源５０の
部分の詳細を示したものである。図示の構成は、スイッ
チ９１〜９４の各個の中の１個のアナログスイッチのみ
をオンにして基準電圧Ｖ１〜Ｖ４の中から１つの電圧を
選択する例を示している。つまりこの場合は、前述のＮ
が２の場合に相当している。

【００１０】基準電源５０は、図１５にも示すように、
基準となる電圧ＶＲを抵抗Ｒ１〜Ｒ５により分圧して必
要とする種類（この場合Ｖ１〜Ｖ４の４種類）の基準電
圧を生成し、それをオペアンプ回路Ａ１〜Ａ４を通して
出力するのが一般的な構成例である。この場合、各オペ
アンプ回路Ａ１〜Ａ４は多数のデータラインを駆動する
ため、大電流を取り出すことができるよう大電流出力を
可能とする出力形態となっている。

【００１１】このオペアンプ回路Ａ１〜Ａ４の具体的な
構成例は図１６に示される。図中、オペアンプ回路Ａ１
を例にとると、大電流出力を可能とするために、その出
力部はＮＰＮ型トランジスタＰ１１とＰＮＰ型トランジ
スタＰ１２を縦続接続して電流の流出および流入を可能
とする形態となっている。これは、データドライバ内の
スイッチ９１〜９４を介して液晶パネル１０のデータラ
インＸｊへ基準電圧Ｖ１〜Ｖ４を印加した時、基準電源
５０の出力部からデータラインＸｊに電流が流出する場
合（破線ＩＰで図示）と、データラインＸｊから基準電
源５０の出力部に電流が流入する場合（破線ＩＭで図
示）とがあるからである。

【００１２】図１６において、ＲＤはデータラインＸｊ
の等価抵抗、ＣＤは等価容量（つまりデータラインの分
布容量）を表している。例えば１０．４インチの液晶パ
ネルの場合、１ライン当たり、ＲＤの抵抗値は約１０Ｋ
Ω、ＣＤの容量値は約１００ｐＦが典型例である。６４
０×４８０画素でカラーの液晶パネルの場合、全てのラ
インを合計した等価抵抗と等価容量は以下のようにな
る。

【００１３】 ＲＤ＝１０ＫΩ／（６４０×３）≒５．２Ω………………………（１） ＣＤ＝１００ｐＦ×６４０×３＝０．１９２μＦ…………………（２） この計算による値が基準電源５０の負荷となるのは、画
像データが全てのラインで同一の場合である。例えば、
表示が全部「黒」、全部「白」、１ラインおきに全部
「黒」または全部「白」の場合等がそうである。

【００１４】次に、基準電源の出力電流が「流出」形態
または「流入」形態となる場合について説明する。これ
を説明するために液晶パネルのＴ−Ｖ特性、すなわち液
晶の透過度（Ｔ）と液晶にかける印加電圧（Ｖ）との関
係を図１７に示す。この図は、液晶に電圧を掛けていな
い状態で透過度が最大となる、いわゆるノーマリ・ホワ
イトの例を示している。この図から、液晶に電圧を印加
して表示を行うためには、５Ｖとすると「黒」となり、
約２Ｖ以下で「白」となることが分かる。一方、液晶は
直流を長時間印加すると劣化する性質があるので、これ
に対処するため、一定時間毎に極性を反転するいわゆる
交流化駆動を行う。具体的にはこれは、液晶容量の両端
にかかる電圧を実効的に一定周期で反転すればよい訳
で、このため、液晶容量の一端である共通電極の電圧を
約７Ｖとし、液晶容量の他端に印加するデータ電圧をこ
の値を中心としてそれより高い電圧と低い電圧にして交
互に与えればよいことになる。

【００１５】全「黒」表示を例にとると、交流化駆動に
よりデータラインへ与える電圧は、図１７の特性図か
ら、７Ｖ＋５Ｖ＝１２Ｖと７Ｖ−５Ｖ＝２Ｖとなる。つ
まり、データラインを１ライン時間（約３０μ秒）毎に
１２Ｖと２Ｖの間で充放電することになる。図１６を参
照すると、データラインＸｊへの印加電圧が２Ｖから１
２Ｖに変化した時、等価容量ＣＤに対して、基準電源５
０の出力部（オペアンプ回路Ａｉ）から電流の流出が起
こる（破線ＩＰで図示）。逆に、１２Ｖから２Ｖに変化
した時、基準電源５０の出力部（オペアンプ回路Ａｉ）
に対して、等価容量ＣＤから電流の流入が起こる（破線
ＩＭで図示）。つまり、基準電源５０は電流の流出と流
入の能力を必要とする。この最大電流は、データドライ
バ２０のオン抵抗を無視すれば、先に計算した式（１）
のデータラインの等価抵抗ＲＤの最小値より、以下のよ
うになる。

【００１６】 （１２−２）／５．２＝１．９２Ａ…………………………………（３） 基準電源５０からの流出または流入電流は、この値を初
期値として時定数（ＲＤ×ＣＤ）／２で減衰する。

【００１７】

【発明が解決しようとする課題】基準電源の出力部に使
用するオペアンプ回路は、式（３）で計算した電流値を
流出または流入する能力を備えている必要がある。もし
能力が不足すると、データラインへの電圧の書換え時間
が長くなり、限られた時間内で液晶容量へ正しく画像デ
ータ電圧を書き込むことができないという不都合が生じ
る。

【００１８】このため、従来の構成では図１６に示すよ
うに、基準電源５０の出力部に使用するオペアンプ回路
Ａｉは、ＮＰＮ型およびＰＮＰ型の出力トランジスタを
縦続接続して電流の流出および流入を可能とした形態と
する必要があった。このオペアンプ回路が大電流を出力
できるためには、そのバイアス回路として、出力トラン
ジスタに十分なベース電流を供給するための回路（例え
ばオペアンプ回路Ａ１の場合、抵抗器ＲＡ１、ダイオー
ドＤＡ１、ダイオードＤＢ１および抵抗器ＲＢ１から成
る回路）を必要とする。

【００１９】しかしながら、基準電源５０の負荷電流が
小さい場合には、高電位の電源ラインＶＰから低電位の
電源ラインＶＭに向かって流れる電流が相対的に大きく
なるため、ＬＣＤ全体としての低電力化が損なわれると
いう問題点があった。ＬＣＤの低電力化は特に電池駆動
を必要とするノート型パソコン用の表示装置として強く
要望されているものである。基準電源に使用するオペア
ンプは大電流出力型として集積回路化されているものを
使用するのが通常の形態であり、例えばこれに適したも
のとしてモトローラ社のＴＣＡ０３７２がある。このオ
ペアンプは、最大出力電流は１Ａと大きいが、無負荷時
の消費電流は最大１４mAであり、この素子を基準電源用
として使用して電源電圧（ＶＰ−ＶＭ）を１５Ｖとすれ
ば、１６階調の場合、基準電源の数は１６個必要となる
ので、その全体の消費電力は最大１６×１５×１４mA＝
３．３６Ｗにもなってしまう。

【００２０】本発明は、かかる従来技術における課題に
鑑み創作されたもので、基準電源の出力電流による消費
電力を低減し、ひいては装置全体としての低電力化に寄
与することができる液晶表示装置を提供することを目的
としている。

【００２１】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、基準電源とデータドライバの間にアナ
ログスイッチ手段を設け、該スイッチ手段を切り換え制
御することで基準電源が電流の流出（または流入）のみ
を可能とする出力形態を採用している。従って本発明の
液晶表示装置は、その基本形態として図１（ａ）の原理
構成図に示されるように、複数のデータラインＸｊおよ
びゲートラインＹｉに沿ってマトリクス状に配列された
複数の表示素子Ｐｉｊを有し、選択された表示素子に対
して対応するデータラインから画像データを書き込み表
示する液晶表示部１０と、少なくとも水平同期信号ＨＳ
と垂直同期信号ＶＳに応答して前記画像データの書き込
み表示のための制御を行う制御回路４０Ａと、複数の種
類の基準電圧Ｖ１〜ＶＭを発生する基準電源５０Ａと、
該基準電源から発生された基準電圧または所定の基準電
圧ＶＢのいずれかを前記制御回路からの制御に基づき選
択出力するスイッチ回路ＳＷと、ディジタルの表示用デ
ータをそれぞれサンプル・ホールドしてその複数の保持
値をデコードし、前記スイッチ回路を通して選択出力さ
れた前記複数の種類の基準電圧のいずれかを前記デコー
ドの結果に基づき選択して前記データラインへ出力する
データドライバ２０とを具備している。そして画像デー
タの非表示期間に、前記スイッチ回路により前記所定の
基準電圧を選択出力し、それにより前記データドライバ
を介して前記データラインの分布容量ＣＤの電圧を強制
的に該所定の基準電圧とすることを特徴としている。

【００２２】

【作用】上述した構成によれば、スイッチ回路ＳＷは、
画像データの非表示期間に、制御回路４０Ａからの切り
換え制御により所定の基準電圧ＶＢを選択してデータド
ライバ２０に出力する。具体的には、スイッチ回路ＳＷ
内の基準電源５０Ａ側に接続されたスイッチＳＡｉ（ｉ
＝１，２，…，Ｍ）をオフにし、基準電圧ＶＢ側に接続
されたスイッチＳＢｉをオンにする。これによって、液
晶表示部１０内のデータラインＸｊの等価容量（分布容
量ＣＤ）に蓄積された電荷は、１水平期間の終わりすな
わち表示期間の終わり毎に放電される。これは、データ
ドライバ２０中のオンになっている基準電圧選択スイッ
チとスイッチ回路ＳＷ内のオンになっているスイッチＳ
Ｂｉを介して行われる。そして最終的に、データライン
Ｘｊの分布容量ＣＤの電位は基準電圧ＶＢのレベルとな
る。この動作タイミングの関係は図１の（ｂ）に示され
る。

【００２３】従って、次のラインへのデータに応じた基
準電圧が選択された時のデータラインＸｊへの基準電源
５０Ａからの出力電流は、流出のみとなる。つまり、従
来例の基準電源が必要としていた流出と流入の両方の能
力を必要としないので、その分だけ消費電力を削減する
ことができる。これは、ＬＣＤ全体としての低電力化に
大いに寄与する。

【００２４】なお、基準電源５０Ａの出力電流が流出の
みとなるのは、スイッチ回路ＳＷ内の基準電圧ＶＢを、
該基準電源から発生される複数の種類の基準電圧Ｖ１〜
ＶＭの各電圧値よりも低い値に選定した場合である。逆
に、基準電圧ＶＢを各基準電圧Ｖ１〜ＶＭの値よりも高
い値に選定した場合には、１水平期間の終わり毎にデー
タラインＸｊの分布容量ＣＤは充電される。つまり、基
準電源５０Ａの出力電流は、流入となる。この場合も同
様に、消費電力の低減が可能となる。

【００２５】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。

【００２６】

【実施例】図２に本発明の第１の実施例としてのＬＣＤ
の構成が示され、図３にはその要部の構成が示される。
本実施例は図１の原理図に示す形態と基本的に同じもの
である。本実施例では図３に示すように、基準電源５０
Ａは、その出力部にＮＰＮ型の出力トランジスタＱＮ１
〜ＱＮ４を備えている。これによって、基準電源５０Ａ
の出力電流は流出のみとなるので、従来例に比して消費
電力を削減することができ、ひいてはＬＣＤ全体として
の低電力化を図ることが可能となる。

【００２７】なお、本実施例では出力トランジスタＱＮ
１〜ＱＮ４にバイポーラ型素子を用いているが、ＶＭＯ
Ｓと言われるＭＯＳ型の素子で構成してもよい。図４に
本発明の第２の実施例としてのＬＣＤの構成が示され、
図５にはその要部の構成が示される。第１の実施例との
相違点は、スイッチ回路ＳＷＡの構成と、制御回路４０
Ｂがデータドライバ２０Ａ内の第２のメモリ７１Ａ〜７
４Ａに対してクリア信号Ｔ６を供給することである。

【００２８】図５に示すように、本実施例で用いられる
スイッチ回路ＳＷＡは、基準電源５０Ａから発生される
４種類の基準電圧のうち基準電圧Ｖ４に対応する出力信
号線にのみ１組のスイッチ（ＳＡ４とＳＢ４）を有して
おり、該スイッチを通して、データラインの分布容量に
蓄積された電荷を放電させるようにしている。すなわ
ち、クリア信号Ｔ６によりメモリ７１Ａ〜７４Ａの内容
を０にした時のデコーダ８１〜８４のデコーダ結果に基
づき、それぞれ対応するスイッチ９１〜９４内部のアナ
ログスイッチのうち、基準電圧Ｖ４に対応するスイッチ
のみをオンとすることにより、該スイッチと上記スイッ
チＳＢ４を介してデータライン上の電荷を放電させるこ
とができる。この場合、スイッチ回路ＳＷＡ内の基準電
圧ＶＢは、基準電源５０Ａから発生される各基準電圧Ｖ
１〜Ｖ４の値よりも低い値に選定しておく必要がある。

【００２９】図６に本発明の第３の実施例としてのＬＣ
Ｄの構成が示され、図７にはその要部の構成が示され
る。第２の実施例との相違点は、第２の実施例における
スイッチ回路ＳＷＡを取り除き、データラインの分布容
量に蓄積された電荷を放電させるために基準電源５０Ｂ
の回路構成を工夫したことである。

【００３０】すなわち図７に示すように、本実施例で用
いられる基準電源５０Ｂは、４種類の基準電圧Ｖ１〜Ｖ
４のうち基準電圧Ｖ４を発生する回路部分のみを、電流
の流出および流入が可能な構成としている。この回路部
分の構成は、基本的には図１６に示すオペアンプ回路Ａ
ｉと同等である。この場合、基準電圧Ｖ４は、全ての基
準電圧Ｖ１〜Ｖ４の中で最低の電圧値に設定しておく必
要がある。また、第２の実施例と同様に、制御回路４０
Ｃからクリア信号Ｔ６を与えてメモリ７１Ａ〜７４Ａの
内容を０にする機能は必須である。

【００３１】図８に本発明の第４の実施例としてのＬＣ
Ｄの構成が示され、図９にはその要部の構成が示され
る。第３の実施例との相違点は基準電源５０Ｃの回路構
成にある。本実施例では図９に示すように、基準電源５
０Ｃは、４種類の基準電圧Ｖ１〜Ｖ４のうち基準電圧Ｖ
４を発生する回路部分にＰＮＰ型の出力トランジスタＱ
Ｐ４を有し、それによって電流の流入のみが可能な構成
としている。この場合、第３の実施例と同様に、基準電
圧Ｖ４は全ての基準電圧Ｖ１〜Ｖ４の中で最低の電圧値
に設定しておく必要がある。

【００３２】図１０に本発明の第５の実施例としてのＬ
ＣＤの構成が示される。本実施例では、第２〜第４の実
施例においてクリア信号Ｔ６によりデータドライバ２０
Ａ内の第２のメモリ７１Ａ〜７４Ａの内容をクリアする
のと同等の機能をデコーダ８１Ａ〜８４Ａに作用させて
いる。すなわち、制御回路４０Ｄからデータドライバ２
０Ｂ内のデコーダ８１Ａ〜８４Ａに対してクリア信号Ｔ
６Ａを供給するようにしている。このデコーダのデコー
ド結果に基づき、それぞれ対応するスイッチ９１〜９４
内部のアナログスイッチのうち、特定のスイッチを強制
的にオンとすることにより、該スイッチを介してデータ
ラインの分布容量を放電させることができる。これを実
現するためのデコーダの回路構成例は図１１に示され
る。

【００３３】図１１に示すデコーダ８１Ａは、クリア信
号Ｔ６Ａに応答するインバータＧ０と、対応するメモリ
７１からのデータＤ１，Ｄ０にそれぞれ応答するインバ
ータＧ１，Ｇ２と、データＤ１およびＤ０に応答するノ
アゲートＧ３と、データＤ１およびインバータＧ２の出
力に応答するノアゲートＧ４と、データＤ０およびイン
バータＧ１の出力に応答するノアゲートＧ５と、インバ
ータＧ１およびＧ２の出力に応答するノアゲートＧ６
と、インバータＧ０の出力およびノアゲートＧ３〜Ｇ５
の各出力にそれぞれ応答するアンドゲートＧ７〜Ｇ９
と、ノアゲートＧ６の出力およびクリア信号Ｔ６Ａに応
答するオアゲートＧ１０とを有している。

【００３４】デコーダ８１Ａの最終段のゲートＧ７〜Ｇ
１０から出力される信号は、対応するスイッチ９１内部
のスイッチ９１Ａ〜９１Ｄをそれぞれオン・オフするの
に用いられる。図示の例では、クリア信号Ｔ６Ａが
"Ｈ" レベルの時、アンドゲートＧ７〜Ｇ９にはインバ
ータＧ０を通して "Ｌ" レベルの信号が供給されるので
該アンドゲートは全て無効となり、一方、オアゲートＧ
１０の出力は "Ｈ" レベルとなるので、それに対応する
スイッチ９１Ｄのみがオンとなる。これによって、デー
タラインＸ１の分布容量に蓄積された電荷は該スイッチ
９１Ｄを通して放電させることができる。

【００３５】図１２に本発明の第６の実施例としてのＬ
ＣＤの構成が示され、図１３にはその要部の構成が示さ
れる。本実施例は基本的には第２の実施例と同等であ
る。第２の実施例との相違点は基準電源５０Ｅの回路構
成にある。本実施例では図１３に示すように、基準電源
５０Ｅは、その出力部にＰＮＰ型の出力トランジスタＱ
Ｐ１〜ＱＰ４を備えている。これによって、基準電源５
０Ｅの出力電流は流入のみとなるので，ＬＣＤ全体とし
ての低電力化を図ることができる。この場合、スイッチ
回路ＳＷＡ内の基準電圧ＶＢは、基準電源５０Ｅから発
生される各基準電圧Ｖ１〜Ｖ４の値よりも高い値に選定
しておく必要がある。

【００３６】なお、第６の実施例と同様の考え方は、第
２の実施例以外の各実施例にも適用可能である。例えば
第１の実施例に適用する場合には、図２、図３の構成に
おいて、スイッチ回路ＳＷ内の基準電圧ＶＢを各基準電
圧Ｖ１〜Ｖ４よりも高い値に選定し、さらに基準電源５
０Ａの出力部に用いる出力トランジスタをＮＰＮ型に代
えてＰＮＰ型とすればよい。同様に第３の実施例に適用
する場合には、図６、図７の構成において、基準電圧Ｖ
４を全ての基準電圧Ｖ１〜Ｖ４の中で最大値となるよう
に設定し、さらに基準電圧Ｖ１〜Ｖ３に対応する出力ト
ランジスタをＮＰＮ型に代えてＰＮＰ型とすればよい。
同様に第４の実施例に適用する場合には、図８、図９の
構成において、基準電圧Ｖ４を全ての基準電圧Ｖ１〜Ｖ
４の中で最大値となるように設定し、さらに基準電圧Ｖ
４に対応する出力トランジスタをＮＰＮ型とし、基準電
圧Ｖ１〜Ｖ３に対応する出力トランジスタをＰＮＰ型と
すればよい。また、同様にして第５の実施例に対しても
適用することができる。

【００３７】

【発明の効果】以上説明したように本発明によれば、基
準電源の出力電流による消費電力の低減が可能となり、
それによってＬＣＤ全体の低電力化を図ることができ
る。従って、ノート型パソコン等に適したＬＣＤとして
大いに利用することができる。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の原理図である。

【図２】本発明の第１の実施例としてのＬＣＤの構成図
である。

【図３】図２の要部の構成図である。

【図４】本発明の第２の実施例としてのＬＣＤの構成図
である。

【図５】図４の要部の構成図である。

【図６】本発明の第３の実施例としてのＬＣＤの構成図
である。

【図７】図６の要部の構成図である。

【図８】本発明の第４の実施例としてのＬＣＤの構成図
である。

【図９】図８の要部の構成図である。

【図１０】本発明の第５の実施例としてのＬＣＤの構成
図である。

【図１１】図１０におけるデコーダの構成図である。

【図１２】本発明の第６の実施例としてのＬＣＤの構成
図である。

【図１３】図１２の要部の構成図である。

【図１４】従来形の一例としてのＬＣＤの構成図であ
る。

【図１５】図１４の要部の構成図である。

【図１６】従来例の問題点を説明するための図である。

【図１７】液晶の印加電圧と透過度との関係を示すグラ
フである。

【符号の説明】

１０…液晶表示部 ２０，２０Ａ，２０Ｂ…データドライバ ４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ…制御回路 ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ，５０Ｅ…基準電源 ６１〜６４，７１〜７４，７１Ａ〜７４Ａ…メモリ
（Ｍ） ８１〜８４，８１Ａ〜８４Ａ…デコーダ（ＤＥＣ） ９１〜９４…スイッチ（ＳＷ） ＣＤ…データラインの等価容量（分布容量） ＣＬＫ…画像データの周期クロック Ｄ１〜ＤＮ…画像データ ＨＳ…水平同期信号 Ｐｉｊ…表示素子（画素） ＳＷ，ＳＷＡ…スイッチ回路 Ｖ１〜ＶＭ…基準電源から発生される基準電圧 ＶＢ…所定の基準電圧 ＶＳ…垂直同期信号 Ｘ１〜Ｘ４…データライン Ｙ１〜Ｙ４…ゲートライン

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数のデータライン（Ｘｊ）およびゲー
   トライン（Ｙｉ）に沿ってマトリクス状に配列された複
   数の表示素子（Ｐｉｊ）を有し、選択された表示素子に
   対して対応するデータラインから画像データを書き込み
   表示する液晶表示部（１０）と、 少なくとも水平同期信号（ＨＳ）と垂直同期信号（Ｖ
   Ｓ）に応答して前記画像データの書き込み表示のための
   制御を行う制御回路（４０Ａ，４０Ｂ）と、 複数の種類の基準電圧（Ｖ１〜ＶＭ）を発生する基準電
   源（５０Ａ，５０Ｅ）と、 該基準電源から発生された基準電圧または所定の基準電
   圧（ＶＢ）のいずれかを前記制御回路からの制御に基づ
   き選択出力するスイッチ回路（ＳＷ，ＳＷＡ）と、 ディジタルの表示用データをそれぞれサンプル・ホール
   ドしてその複数の保持値をデコードし、前記スイッチ回
   路を通して選択出力された前記複数の種類の基準電圧の
   いずれかを前記デコードの結果に基づき選択して前記デ
   ータラインへ出力するデータドライバ（２０，２０Ａ）
   とを具備し、 前記画像データの非表示期間に前記スイッチ回路により
   前記所定の基準電圧を選択出力し、それにより前記デー
   タドライバを介して前記データラインの分布容量（Ｃ
   Ｄ）の電圧を強制的に該所定の基準電圧とすることを特
   徴とする液晶表示装置。
2. 【請求項２】 前記所定の基準電圧は、前記複数の種類
   の基準電圧の各電圧値よりも低い値、または高い値とな
   るように選定されていることを特徴とする請求項１に記
   載の液晶表示装置。
3. 【請求項３】 前記スイッチ回路（ＳＷ）は、前記複数
   の種類の基準電圧の各信号線にそれぞれ直列に接続され
   た第１のスイッチ群（ＳＡ１〜ＳＡ４）と、前記所定の
   基準電圧を該信号線にそれぞれ接続する第２のスイッチ
   群（ＳＢ１〜ＳＢ４）とを有し、 前記基準電源（５０Ａ）は、前記複数の種類の基準電圧
   の各信号線にそれぞれ電流を流出するタイプの出力トラ
   ンジスタ（ＱＮ１〜ＱＮ４）を有し、 前記制御回路からの制御信号（Ｔ４，Ｔ５）により前記
   第１のスイッチ群または第２のスイッチ群を選択的にオ
   ンにすることを特徴とする請求項１に記載の液晶表示装
   置。
4. 【請求項４】 前記スイッチ回路（ＳＷＡ）は、前記複
   数の種類の基準電圧のうち特定の基準電圧（Ｖ４）に対
   応する信号線にのみ直列に接続された第１のスイッチ
   （ＳＡ４）と、前記所定の基準電圧を当該信号線に接続
   する第２のスイッチ（ＳＢ４）とを有し、 前記基準電源（５０Ａ）は、前記複数の種類の基準電圧
   の各信号線にそれぞれ電流を流出するタイプの出力トラ
   ンジスタ（ＱＮ１〜ＱＮ４）を有し、 前記データドライバ（２０Ａ）は、前記ディジタルの表
   示用データを保持すると共に前記制御回路から供給され
   るクリア信号（Ｔ６）によりその内容がクリアされるメ
   モリ手段（７１Ａ〜７４Ａ）を有し、 前記制御回路からの制御信号（Ｔ４１，Ｔ５１）により
   前記第１のスイッチまたは第２のスイッチを選択的にオ
   ンにすると共に、前記メモリ手段の内容をクリアした時
   のデコード結果に基づいて前記特定の基準電圧に対応す
   る信号線を対応するデータラインに接続するようにした
   ことを特徴とする請求項１に記載の液晶表示装置。
5. 【請求項５】 前記スイッチ回路（ＳＷＡ）は、前記複
   数の種類の基準電圧のうち特定の基準電圧（Ｖ４）に対
   応する信号線にのみ直列に接続された第１のスイッチ
   （ＳＡ４）と、前記所定の基準電圧を当該信号線に接続
   する第２のスイッチ（ＳＢ４）とを有し、 前記基準電源（５０Ｅ）は、前記複数の種類の基準電圧
   の各信号線からそれぞれ電流を流入するタイプの出力ト
   ランジスタ（ＱＰ１〜ＱＰ４）を有し、 前記データドライバ（２０Ａ）は、前記ディジタルの表
   示用データを保持すると共に前記制御回路から供給され
   るクリア信号（Ｔ６）によりその内容がクリアされるメ
   モリ手段（７１Ａ〜７４Ａ）を有し、 前記制御回路からの制御信号（Ｔ４１，Ｔ５１）により
   前記第１のスイッチまたは第２のスイッチを選択的にオ
   ンにすると共に、前記メモリ手段の内容をクリアした時
   のデコード結果に基づいて前記特定の基準電圧に対応す
   る信号線を対応するデータラインに接続するようにした
   ことを特徴とする請求項１に記載の液晶表示装置。
6. 【請求項６】 前記スイッチ回路は、前記複数の種類の
   基準電圧の各信号線にそれぞれ直列に接続された第１の
   スイッチ群と、前記所定の基準電圧を該信号線にそれぞ
   れ接続する第２のスイッチ群とを有し、 前記基準電源は、前記複数の種類の基準電圧の各信号線
   からそれぞれ電流を流入するタイプの出力トランジスタ
   を有し、 前記制御回路からの制御に基づいて前記第１のスイッチ
   群または第２のスイッチ群を選択的にオンにすることを
   特徴とする請求項１に記載の液晶表示装置。
7. 【請求項７】 複数のデータライン（Ｘｊ）およびゲー
   トライン（Ｙｉ）に沿ってマトリクス状に配列された複
   数の表示素子（Ｐｉｊ）を有し、選択された表示素子に
   対して対応するデータラインから画像データを書き込み
   表示する液晶表示部（１０）と、 少なくとも水平同期信号（ＨＳ）と垂直同期信号（Ｖ
   Ｓ）に応答して前記画像データの書き込み表示のための
   制御を行う制御回路（４０Ｃ，４０Ｄ）と、 複数の種類の基準電圧（Ｖ１〜ＶＭ）を発生する基準電
   源（５０Ｂ，５０Ｃ，５０Ｄ）と、 ディジタルの表示用データをそれぞれサンプル・ホール
   ドしてその複数の保持値をデコードし、前記基準電源か
   ら発生された前記複数の種類の基準電圧のいずれかを前
   記デコードの結果に基づき選択して前記データラインへ
   出力するデータドライバ（２０Ａ，２０Ｂ）とを具備
   し、 前記画像データの非表示期間に前記データラインの分布
   容量を充電または放電させるための手段を前記基準電源
   に設けたことを特徴とする液晶表示装置。
8. 【請求項８】 前記基準電源（５０Ｂ）は、前記複数の
   種類の基準電圧の中で最低の基準電圧（Ｖ４）を生成す
   る回路部分に、電流を流出するタイプの出力トランジス
   タ（ＱＮ４）と電流を流入するタイプの出力トランジス
   タ（ＱＰ４）を有し、 前記データドライバ（２０Ａ）は、前記ディジタルの表
   示用データを保持すると共に前記制御回路から供給され
   るクリア信号（Ｔ６）によりその内容がクリアされるメ
   モリ手段（７１Ａ〜７４Ａ）を有し、 該メモリ手段の内容をクリアした時のデコード結果に基
   づいて前記最低の基準電圧に対応する信号線を対応する
   データラインに接続するようにしたことを特徴とする請
   求項７に記載の液晶表示装置。
9. 【請求項９】 前記基準電源（５０Ｃ）は、前記複数の
   種類の基準電圧の中で最低の基準電圧（Ｖ４）を生成す
   る回路部分に電流を流入するタイプの出力トランジスタ
   （ＱＰ４）を有し、 前記データドライバ（２０Ａ）は、前記ディジタルの表
   示用データを保持すると共に前記制御回路から供給され
   るクリア信号（Ｔ６）によりその内容がクリアされるメ
   モリ手段（７１Ａ〜７４Ａ）を有し、 該メモリ手段の内容をクリアした時のデコード結果に基
   づいて前記最低の基準電圧に対応する信号線を対応する
   データラインに接続するようにしたことを特徴とする請
   求項７に記載の液晶表示装置。
10. 【請求項１０】 前記基準電源（５０Ｄ）は、前記複数
    の種類の基準電圧の中で最低の基準電圧を生成する回路
    部分に、電流を流出するタイプの出力トランジスタと電
    流を流入するタイプの出力トランジスタを有し、 前記データドライバ（２０Ｂ）は、前記保持されたディ
    ジタルの表示用データをデコードすると共に前記制御回
    路から供給されるクリア信号（Ｔ６Ａ）によりその内容
    がクリアされるデコーダ（８１Ａ〜８４Ａ）を有し、 該デコーダの出力に基づいて前記最低の基準電圧に対応
    する信号線を対応するデータラインに接続するようにし
    たことを特徴とする請求項７に記載の液晶表示装置。
11. 【請求項１１】 前記基準電源は、前記複数の種類の基
    準電圧の中で最高の基準電圧を生成する回路部分に、電
    流を流出するタイプの出力トランジスタと電流を流入す
    るタイプの出力トランジスタを有し、 前記データドライバは、前記ディジタルの表示用データ
    を保持すると共に前記制御回路から供給されるクリア信
    号によりその内容がクリアされるメモリ手段を有し、 該メモリ手段の内容をクリアした時のデコード結果に基
    づいて前記最高の基準電圧に対応する信号線を対応する
    データラインに接続するようにしたことを特徴とする請
    求項７に記載の液晶表示装置。
12. 【請求項１２】 前記基準電源は、前記複数の種類の基
    準電圧の中で最高の基準電圧を生成する回路部分に、電
    流を流出するタイプの出力トランジスタと電流を流入す
    るタイプの出力トランジスタを有し、 前記データドライバは、前記保持されたディジタルの表
    示用データをデコードすると共に前記制御回路から供給
    されるクリア信号によりその内容がクリアされるデコー
    ダを有し、 該デコーダの出力に基づいて前記最高の基準電圧に対応
    する信号線を対応するデータラインに接続するようにし
    たことを特徴とする請求項７に記載の液晶表示装置。