JPH06125356A

JPH06125356A - 同期回路

Info

Publication number: JPH06125356A
Application number: JP4275834A
Authority: JP
Inventors: Shigeki Hino; 滋樹日野; Atsushi Nishikido; 淳錦戸; Akira Nagase; 亮長瀬; Kimiyoshi Yamazaki; 王義山崎
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1992-10-14
Filing date: 1992-10-14
Publication date: 1994-05-06

Abstract

(57)【要約】【目的】セル間にガードタイムが必要とされ、しか
も、ガードタイムが遅延変動のために一定しないＡＴＭ
スイッチなどの系に適用可能であって、１セル毎にビッ
ト同期およびセルフレーム同期を取り直すことのできる
同期回路を得る。【構成】第１のパターン発生手段は、各データセルに
ビット同期用パターンを付加し、第２のパターン発生手
段は、各データセルにフレーム同期用パターンを付加す
る。受信側において、ビット位相同期手段は、あるセル
の受信後ビット位相検出動作を開始し、次の受信セルの
ビット同期用パターンを検出したらその旨を出力し、セ
ルフレーム位相同期手段は、ビット位相同期手段がビッ
ト同期用パターンを検出したら受信セルのフレーム位相
検出動作を開始し、フレーム同期用パターンを検出した
らデータセルの開始を示す信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭ交換機のスイッ
チ回路部分などにおけるセル転送に用いられる同期回路
に関し、特に、セル間にガードタイムを設ける転送方式
に適する同期回路に関する。

【０００２】

【従来の技術】従来の転送速度が数Ｇビット／秒以下の
ＡＴＭスイッチでは、高性能の素子を用いればスイッチ
切り替え時間は１ビット時間よりも十分小さくなる。従
って、転送されるセル間にガードタイムを設ける必要は
なく、受信側においても、図７に示すように、セルフレ
ームは周期的に受信されるものとして処理することがで
きた。従って、同期回路は、電源投入時および雑音混入
などによる同期外れ時にのみ同期確立処理を行えばよ
く、回路構成も、いくつかのセルについて同期確立のた
めの処理を施す比較的簡単なもので十分であった。

【０００３】

【発明が解決しようとする課題】しかし、最近の光ＡＴ
ＭスイッチなどのＡＴＭスイッチでは、転送速度が１０
Ｇビット／秒以上になり、スイッチ切り替え時間を無視
できない。すなわち、スイッチ切り替え前後のビットの
正確性が保証されず、セル間にガードタイムを設ける必
要がでてきた。しかも、スイッチ切り替えに伴うわずか
な経路長の変化によって受信側で受信される信号におけ
るガードタイムが一定せず、セルフレーム位相の変動が
１ビットを越えてしまう。

【０００４】従って、１セル毎にビット同期およびセル
フレーム同期を取り直すことが要求されるが、従来の同
期回路は上記のようにそれらの要求を考慮していないの
で、従来の同期回路をそのようなＡＴＭスイッチに適用
することはできない。

【０００５】本発明は、セル間にガードタイムが必要と
され、しかも、ガードタイムが遅延変動のために一定し
ないＡＴＭスイッチなどの系に適用しうるものであっ
て、１セル毎にビット同期およびセルフレーム同期を取
り直すことのできる同期回路を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】本発明に係る同期回路
は、送信側からのセルを受信側に転送するＡＴＭスイッ
チなどのセル転送系における受信セルの同期を確立する
同期回路であって、送信側は、各データセル間にガード
タイムを設定するガードタイム設定手段と、各データセ
ルにビット同期用パターンを付加するビット同期用パタ
ーン発生手段と、各データセルにフレーム同期用パター
ンを付加するフレーム同期用パターン発生手段とを備
え、受信側に、あるセルの受信後ビット位相検出動作を
開始し、次の受信セルのビット同期用パターンを検出し
たらその旨を出力するビット位相同期手段と、ビット位
相同期手段がビット同期用パターンを検出したら受信セ
ルのフレーム位相検出動作を開始し、フレーム同期用パ
ターンを検出したらデータセルの開始を示す信号を出力
するフレーム位相同期手段とを備えたものである。

【０００７】

【作用】本発明におけるビット位相同期手段およびフレ
ーム位相同期手段は、受信信号におけるガードタイムが
遅延変動のために一定せず、しかも、ガードタイムにお
いて出現するビットパターンが不定である系に対して
も、正確な同期確立を保証する。すなわち、ビット位相
同期手段は、前のセルの受信が終了したら、次の受信セ
ルに含まれるビット同期用パターンの検出を開始し、フ
レーム位相同期手段は、ビット位相同期手段がビット同
期用パターンを検出したらその受信セルに含まれるフレ
ーム同期用パターンの検出を行う。このとき、ビット位
相同期手段がすでにビット同期を確立しているので、フ
レーム位相同期手段は、フレーム同期用パターンを確実
に捕らえることができる。

【０００８】

【実施例】図１は、本発明に係る同期回路の基本的な構
成を示すブロック図であり、図２は図１に示された各ブ
ロックの入出力データおよび処理タイミングを示すタイ
ミング図である。図２（ａ）〜（ｄ）に示すように、デ
ータセルである入力データ（ＸＸＸＸＸ）に、第１のパ
ターン発生手段１０１でビット同期用パターン（ＢＢＢ
Ｂ）が付加され、第２のパターン発生手段１０２でフレ
ーム同期用パターン（ＨＩＪＫ）が付加され、送信セル
となる。ある送信セルと次の送信セルとの間には、一定
長のガードタイム（ＧＧＧ）が残される。

【０００９】なお、入力データ（ＸＸＸＸＸ）のビット
パターンに制限はないが、ビット同期用パターン（ＢＢ
ＢＢ）は、変化点が多い方が有効なため一般に「０」，
「１」の交番とされる。また、フレーム同期用パターン
（ＨＩＪＫ）は、ビット同期用パターンと区別し易く、
かつ、受信側で一部分だけが正常に受信されてもフレー
ム位相が検出されうる符号列、例えば、「１２３４」の
ような数字列とされる。

【００１０】光ＡＴＭスイッチ等を通過し受信側に到達
した受信信号におけるガードタイムは、異なる送信元か
らの各信号（ＸＸＸＸＸ，ＹＹＹＹＹ，ＺＺＺＺＺ）が
スイッチにおいて切り替えられたことに起因して、送信
信号におけるそれに比べて伸縮し、かつ、ビットパター
ンが不定となっている場合がある。そこで、ビット位相
同期手段１０３およびセルフレーム位相同期手段１０４
によって、ビット位相同期の確立およびフレーム位相同
期の確立がなされる。

【００１１】ビット位相同期手段１０３は、受信信号中
のあるセルの受信が完了すると、次のセルのビット位相
同期の確立のために、ビット位相検出動作を開始してい
る（図２（ｆ）参照）。ビット位相を検出するには、
「０」から「１」へ、または「１」から「０」への変化
点を検出する必要があり、しかも、確実な同期確立のた
めに複数の変化点を検出するのが一般的である。ビット
位相同期が確立すると、ビット位相同期手段１０３から
クロック出力が開始されるとともに、ビット位相同期手
段１０３からセルフレーム位相同期手段１０４に対して
開始信号（ＳＴ１）が送られる（図２（ｇ）参照）。セ
ルフレーム位相同期手段１０４は、ＳＴ１に応じてフレ
ーム位相検出動作を開始する（図２（ｈ）参照）。すで
にビット位相同期が確立しているので、セルフレーム位
相同期手段１０４は、確実にフレーム同期用パターンを
捕えることができ、受信セルにおけるデータの開始時点
でフレーム信号（Ｆ）を発生できる（図２（ｉ）参
照）。

【００１２】図３は、本発明の一実施例による同期回路
を光スイッチとともに示すブロック図である。送信側に
おいて、１は図１における第１のパターン発生手段１０
１に対応するビット同期用パターン発生回路、２は図１
における第２のパターン発生手段１０２に対応するフレ
ーム同期用パターン発生回路、６は入力データを一時格
納するエラステックストア回路である。

【００１３】エラステックストア回路６は、入力データ
を取り込み、図２（ａ）に示すように、セル間が一定時
間空いた形式の各データを作成する。そして、エラステ
ックストア回路６から出力されたデータは、ＯＲゲート
８で、ビット同期用パターン発生回路１が出力するビッ
ト同期用パターンおよびフレーム同期用パターン発生回
路２が出力するフレーム同期用パターンと合成される。
ここで、エラステックストア回路６からのデータの読
出、ビット同期用パターン発生回路１およびフレーム同
期用パターン発生回路２からのパターン発生、および光
スイッチ１０の切り替えタイミングは、制御回路７から
の開始信号で開始される。従って、配線長による誤差を
除きクロック源１３からのクロックに同期した図２
（ｄ）に示す送信信号が電気−光変換回路９に与えられ
る。なお、配線長による位相の誤差は、光スイッチ１０
による遅延変動とともにガードタイムに吸収される。

【００１４】電気−光変換回路９は、送信信号を光信号
に変換し光スイッチ１０に供給する。光スイッチ１０
は、所定の交換を行う。そして、受信側回路おいて、
光、電気変換回路１１は、光信号を電気信号に変換しそ
れを等化増幅器１２に出力する。等化増幅器１２は、レ
ベル等化を行い、受信信号であるディジタル波形を再生
する。

【００１５】３は図１におけるビット位相同期手段１０
３を構成するビット位相同期回路であるが、クロック源
１３からのクロックを用いて位相調整を行い、ビット同
期用ターンの変化点の位相に対して最適の再生用クロッ
クを発生する。そして、それをＤ−フリップフロップか
らなるデータ識別回路１４、フレーム位相同期回路４お
よびカウンタ５に与える。また、ビット位相同期回路３
は、位相調整が完了すると、フレーム位相同期回路４に
開始信号（ＳＴ１）を与える。カウンタ５は、供給され
るクロックのクロック数を計数し、計数値がデータセル
のビット数に応じた値になると、次のセルに対するビッ
ト位相検出を指示するためにビット位相同期回路３に開
始信号（ＳＴ３）を与える。

【００１６】図４は、ビット位相同期回路３の一構成例
を示すブロック図である。多相クロック発生回路３０
は、図５（ｃ）〜（ｈ）に示すようなクロック源１３か
らのクロックと周期が同一で位相がＴ／ｎ（Ｔはクロッ
ク周期）ずつずれたｎ通りのクロックを発生する（ただ
し、図５はｎ＝６の場合）。また、エッジ検出回路３１
は、受信信号のデータ変化点からＴ／ｎのハイレベル区
間を有するパルスを生ずる。よって、ｎ通りのクロック
のそれぞれに対応したｎ個のＯＲゲート３２のうちデー
タ変化点の直前または直後に立上がるクロックが入力す
るものの出力に正のパルスが現れる。図５に示す例で
は、（ｃ）〜（ｄ），（ｇ）〜（ｈ）のクロックが入力
するものに正のパルスが現れている。

【００１７】制御回路３５は、開始信号（ＳＴ３）を受
けると選択回路３３を起動する。選択回路３３は、正の
パルスが現れないＯＲゲート３２に入るものを再生用ク
ロックとして選択する回路である。この場合には、選択
回路３３は、図５（ｅ）〜（ｆ）に示すクロックのいず
れかを選択する。いずれを選択するかは、回路設計上の
問題である。また、選択回路３３の構成を、複数ビット
にわたるデータ変化点について選択処理を行い、多数決
をとるなどの確実な同期確立処理を行うものとしてもよ
い。そして、選択回路３３は、再生用クロックを決定し
たらそれの出力を開始する。

【００１８】パターン検出回路３４は、ビット同期用パ
ターンを検出する回路であり、選択回路３３が決定した
再生用クロックを用いて受信信号のデータの中からその
検出を行う。そしてパターン検出回路３４は、ビット同
期用パターンを検出すると、開始信号（ＳＴ１）を出力
する。また、制御回路３５に検出を通知する。制御回路
３５は、それに応じて選択回路３３の動作を停止す
る。。

【００１９】図６は、フレーム位相同期回路４の一構成
例を示すブロック図である。フレーム同期用パターン
を、一例として、「１００００１００１１００」（先頭
寄りを下位として４ビット単位でよむと”１２３”）と
する。受信側では、部分的なビット誤りを許容して”１
２”または”２３”を検出できれば同期が確立したもの
とする。

【００２０】データ識別回路１４からのデータは、ビッ
ト同期回路３からのクロックで駆動される長さ１２（＝
フレーム同期用パターンの長さ）のシフトレジスタ４１
に入る。フレーム同期用パターンが到着しその先頭ビッ
トがシフトレジスタ４１の最終段に達すると、４ビット
ごとの検査を行うゲート４２〜４４の出力がハイレベル
になる。すると、ＡＮＤゲート４５，４６の出力がハイ
レベルになる。また、ビット誤りがあってフレーム同期
用パターンの先頭４ビットまたは末尾４ビットに誤りが
あってもＡＮＤゲート４５，４６のいずれか一方の出力
はハイレベルになる。ＡＮＤゲート４５，４６の４５，
４６の出力のうち少なくとも一方がハイレベルになれ
ば、ＯＲゲート４７の出力はハイレベルになる。ＲＳフ
リップフロップ４８はビット同期回路３からの開始信号
（ＳＴ１）でセットされるので、ＡＮＤゲート４９の出
力はハイレベルになり、その結果、開始信号（ＳＴ１）
を受けた後最初にフレーム同期用パターンが検出される
と、Ｄフリップフロップ５０の出力がハイレベルにな
る。

【００２１】このようにして、Ｄフリップフロップ５０
からフレーム信号出力（Ｆ）が出力される（図２（ｉ）
参照）。フレーム信号出力によってＲＳフリップフロッ
プ４８はリセットされるので、偶然セル中にフレーム同
期用パターンと同じビット列が現れたとしても、そのと
きにフレーム信号出力が出力されることはない。また、
カウンタ５は、フレーム信号出力と同時に出力される開
始信号（ＳＴ３）の入力を契機としてビット同期回路３
からのクロックを計数し、計数値がセルデータのビット
長と等しくなったときに開始信号（ＳＴ１）を出力す
る。すると、ビット同期回路３は、次のセル受信のため
にビット同期用パターンの検出を再開する。

【００２２】

【発明の効果】以上説明したように本発明によれば、Ａ
ＴＭスイッチ等に用いられる同期回路が、セル受信終了
後次のセル受信のためにビット位相検出を開始し、ビッ
ト同期が確立されたらフレーム位相検出を開始する構成
であるので、セル間にガードタイムが必要とされ、受信
側においてガードタイム長が変動したりガードタイムに
おけるビットパターンが不定であったりする場合にも、
確実に受信セルの同期がとれるものを提供できる効果が
ある。

【図面の簡単な説明】

【図１】本発明に係る同期回路の基本的な構成を示すブ
ロック図ある。

【図２】入出力データおよび処理タイミングを示すタイ
ミング図である。

【図３】本発明の一実施例による同期回路を示すブロッ
ク図である。

【図４】ビット位相同期回路の一構成例を示すブロック
図である。

【図５】多相クロックの一例を示すタイミング図であ
る。

【図６】フレーム位相同期回路の一構成例を示すブロッ
ク図である。

【図７】従来の受信信号形式の一例を示す説明図であ
る。

【符号の説明】

１ビット同期用パターン発生回路２フレーム同期用パターン発生回路３ビット位相同期回路４フレーム位相同期回路５カウンタ６エラステックストア回路７制御回路９電気−光変換回路１０光スイッチ１１光−電気変換回路１３クロック源３０多相クロック発生回路３１変化点検出回路３３選択回路３４パターン検出回路３５制御回路１０１第１のパターン発生手段１０２第２のパターン発生手段１０３ビット位相同期手段１０４セルフレーム同期手段１０５カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者山崎王義東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】送信側からのセルを受信側に転送する系
における受信セルの同期を確立する同期回路において、送信側に、各データセル間にガードタイムを設定するガ
ードタイム設定手段と、前記各データセルにビット同期用パターンを付加するビ
ット同期用パターン発生手段と、前記各データセルにフレーム同期用パターンを付加する
フレーム同期用パターン発生手段とを備え、受信側に、あるセルの受信後ビット位相検出動作を開始
し、次の受信セルのビット同期用パターンを検出したら
その旨を出力するビット位相同期手段と、前記ビット位相同期手段がビット同期用パターンを検出
したら受信セルのフレーム位相検出動作を開始し、フレ
ーム同期用パターンを検出したらデータセルの開始を示
す信号を出力するフレーム位相同期手段とを備えたこと
を特徴とする同期回路。