JPH06112429A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH06112429A JPH06112429A JP4260040A JP26004092A JPH06112429A JP H06112429 A JPH06112429 A JP H06112429A JP 4260040 A JP4260040 A JP 4260040A JP 26004092 A JP26004092 A JP 26004092A JP H06112429 A JPH06112429 A JP H06112429A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 蓄積電極高さをさほど大きくすることなくＤ
ＲＡＭセルに必要なキャパシタ容量を確保することがで
き、蓄積電極より上の配線から蓄積電極より下の層にコ
ンタクトをとるのが困難にならないような蓄積電極の平
面パターンを持つ半導体記憶装置及びその製造方法を提
供することにある。 【構成】 半導体基板上にＭＯＳトランジスタ及びこの
トランジスタのソース・ドレインの一方に接続されたキ
ャパシタを形成したメモリセルを複数個配置してなる半
導体記憶装置において、キャパシタの蓄積電極２２を最
小加工寸法の正方形パターンを組み合わせて十字型に形
成し、隣接する蓄積電極２２の分離にパターンのコーナ
部を用いることにより、最小加工寸法より小さい分離間
隔の投影面積の大きい蓄積電極２２を形成したことを特
徴とする。
ＲＡＭセルに必要なキャパシタ容量を確保することがで
き、蓄積電極より上の配線から蓄積電極より下の層にコ
ンタクトをとるのが困難にならないような蓄積電極の平
面パターンを持つ半導体記憶装置及びその製造方法を提
供することにある。 【構成】 半導体基板上にＭＯＳトランジスタ及びこの
トランジスタのソース・ドレインの一方に接続されたキ
ャパシタを形成したメモリセルを複数個配置してなる半
導体記憶装置において、キャパシタの蓄積電極２２を最
小加工寸法の正方形パターンを組み合わせて十字型に形
成し、隣接する蓄積電極２２の分離にパターンのコーナ
部を用いることにより、最小加工寸法より小さい分離間
隔の投影面積の大きい蓄積電極２２を形成したことを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に係わり、特にスタック型キャパシタ構造を
有するダイナミック型ＲＡＭ（ＤＲＡＭ）に関する。
の製造方法に係わり、特にスタック型キャパシタ構造を
有するダイナミック型ＲＡＭ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は高集積化，大容
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）においては、そのメモリセルの微
細化への研究が進んでいる。このようなメモリセルの微
細化に伴い、情報（電荷）を蓄積するキャパシタの面積
は減少し、この結果メモリ内容が誤って読み出された
り、或いはα線などによりメモリ内容が破壊されるソフ
トエラーなどが問題になっている。
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）においては、そのメモリセルの微
細化への研究が進んでいる。このようなメモリセルの微
細化に伴い、情報（電荷）を蓄積するキャパシタの面積
は減少し、この結果メモリ内容が誤って読み出された
り、或いはα線などによりメモリ内容が破壊されるソフ
トエラーなどが問題になっている。
【０００３】このような問題を解決し、高集積化、大容
量化をはかるための方法として、占有面積を増大するこ
となく、実質的にキャパシタの占有面積を拡大し、キャ
パシタ容量を増やし、蓄積電荷量を増大させるために様
々な方法が提案されている。その１つに、次のようなス
タック型キャパシタ構造を有するＤＲＡＭがある。
量化をはかるための方法として、占有面積を増大するこ
となく、実質的にキャパシタの占有面積を拡大し、キャ
パシタ容量を増やし、蓄積電荷量を増大させるために様
々な方法が提案されている。その１つに、次のようなス
タック型キャパシタ構造を有するＤＲＡＭがある。
【０００４】このＤＲＡＭは、図２６に平面図を、図２
７に図２６の矢視Ｆ−Ｆ′断面図を示すように、素子分
離領域２（２1 ，２2 …）及び素子領域９（９1 ，９2
…）を形成し、さらにワード線３（３1 ，３2 …）を形
成してＭＯＳトランジスタを形成し、ビット線１０（１
０1 ，１０2 …），蓄積電極４（４1 ，４2 …），キャ
パシタ絶縁膜５，プレート電極６を形成してＤＲＡＭセ
ルを形成している。なお、７は蓄積電極コンタクト、８
は絶縁膜を示している。
７に図２６の矢視Ｆ−Ｆ′断面図を示すように、素子分
離領域２（２1 ，２2 …）及び素子領域９（９1 ，９2
…）を形成し、さらにワード線３（３1 ，３2 …）を形
成してＭＯＳトランジスタを形成し、ビット線１０（１
０1 ，１０2 …），蓄積電極４（４1 ，４2 …），キャ
パシタ絶縁膜５，プレート電極６を形成してＤＲＡＭセ
ルを形成している。なお、７は蓄積電極コンタクト、８
は絶縁膜を示している。
【０００５】このような構造では、蓄積電極として、投
影面だけでなく側面もキャパシタ面積に寄与するので、
蓄積電極の高さを稼ぐことによりキャパシタ容量を増加
させることができる。
影面だけでなく側面もキャパシタ面積に寄与するので、
蓄積電極の高さを稼ぐことによりキャパシタ容量を増加
させることができる。
【０００６】しかしながら、この構造では投影面積及び
蓄積電極の平面パターンの周辺長が充分大きくないため
に、ＤＲＡＭセルに必要なキャパシタ容量を稼ぐには、
蓄積電極高さを高くしなければならない。このため、蓄
積電極より上の配線から蓄積電極より下の層にコンタク
トをとるのが困難になるという問題があった。
蓄積電極の平面パターンの周辺長が充分大きくないため
に、ＤＲＡＭセルに必要なキャパシタ容量を稼ぐには、
蓄積電極高さを高くしなければならない。このため、蓄
積電極より上の配線から蓄積電極より下の層にコンタク
トをとるのが困難になるという問題があった。
【０００７】
【発明が解決しようとする課題】このように従来の蓄積
電極の平面パターンでは、投影面積及び蓄積電極の平面
パターンの周辺長が充分大きくないために、ＤＲＡＭセ
ルに必要なキャパシタ容量を稼ぐのに蓄積電極高さを大
きくする必要があり、蓄積電極より上の配線から蓄積電
極より下の層にコンタクトをとるのが困難になるという
問題があった。
電極の平面パターンでは、投影面積及び蓄積電極の平面
パターンの周辺長が充分大きくないために、ＤＲＡＭセ
ルに必要なキャパシタ容量を稼ぐのに蓄積電極高さを大
きくする必要があり、蓄積電極より上の配線から蓄積電
極より下の層にコンタクトをとるのが困難になるという
問題があった。
【０００８】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、蓄積電極高さをさほ
ど大きくすることなくＤＲＡＭセルに必要なキャパシタ
容量を確保することができ、蓄積電極より上の配線から
蓄積電極より下の層にコンタクトをとるのが容易な蓄積
電極の平面パターンを持つ半導体記憶装置及びその製造
方法を提供することにある。
もので、その目的とするところは、蓄積電極高さをさほ
ど大きくすることなくＤＲＡＭセルに必要なキャパシタ
容量を確保することができ、蓄積電極より上の配線から
蓄積電極より下の層にコンタクトをとるのが容易な蓄積
電極の平面パターンを持つ半導体記憶装置及びその製造
方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明では、メモリセル
の蓄積電極間の分離にパターンのコーナ部を用いること
により、最小加工寸法より小さい分離間隔の投影面積及
び平面パターン周辺長の大きい蓄積電極を形成してい
る。
の蓄積電極間の分離にパターンのコーナ部を用いること
により、最小加工寸法より小さい分離間隔の投影面積及
び平面パターン周辺長の大きい蓄積電極を形成してい
る。
【００１０】即ち本発明は、半導体基板上にＭＯＳトラ
ンジスタ及びこのトランジスタのソース・ドレインの一
方に接続されるキャパシタを形成したメモリセルを複数
個配置してなる半導体記憶装置において、キャパシタの
蓄積電極を最小加工寸法の正方形パターンを組み合わせ
て十字型に形成し、最小加工寸法より小さい分離間隔の
蓄積電極を形成したことを特徴とする。
ンジスタ及びこのトランジスタのソース・ドレインの一
方に接続されるキャパシタを形成したメモリセルを複数
個配置してなる半導体記憶装置において、キャパシタの
蓄積電極を最小加工寸法の正方形パターンを組み合わせ
て十字型に形成し、最小加工寸法より小さい分離間隔の
蓄積電極を形成したことを特徴とする。
【００１１】また本発明は、上記構成の半導体記憶装置
の製造方法において、一導電型の半導体基板表面に素子
領域を形成する工程と、基板上に絶縁膜を介してワード
線，ビット線を形成する工程と、絶縁膜に蓄積電極のコ
ンタクトを形成する工程と、次いで全面に蓄積電極とな
る導電膜を堆積する工程と、導電膜上に該膜をパターニ
ングするためのマスク材料膜を堆積する工程と、マスク
材料膜を十字型の蓄積電極パターンに加工する工程と、
加工されたマスク材料膜を用いて導電膜をパターニング
する工程と、加工された導電膜の表面にキャパシタ絶縁
膜を形成する工程と、次いでキャパシタ上部電極を形成
する工程とを含むことを特徴とする。
の製造方法において、一導電型の半導体基板表面に素子
領域を形成する工程と、基板上に絶縁膜を介してワード
線，ビット線を形成する工程と、絶縁膜に蓄積電極のコ
ンタクトを形成する工程と、次いで全面に蓄積電極とな
る導電膜を堆積する工程と、導電膜上に該膜をパターニ
ングするためのマスク材料膜を堆積する工程と、マスク
材料膜を十字型の蓄積電極パターンに加工する工程と、
加工されたマスク材料膜を用いて導電膜をパターニング
する工程と、加工された導電膜の表面にキャパシタ絶縁
膜を形成する工程と、次いでキャパシタ上部電極を形成
する工程とを含むことを特徴とする。
【００１２】
【作用】上記の構造によれば、蓄積電極を十字型のパタ
ーンのようにパターンのコーナ部で分離可能な構造とし
ているので、最小加工寸法より小さい分離間隔の投影面
積及び平面パターン周辺長の大きい蓄積電極を形成する
ことができる。従って、ＤＲＡＭメモリに必要なキャパ
シタ容量を、蓄積電極より上の配線から蓄積電極より下
の層にコンタクトをとるのが困難にならないような蓄積
電極の高さで実現することが可能となる。
ーンのようにパターンのコーナ部で分離可能な構造とし
ているので、最小加工寸法より小さい分離間隔の投影面
積及び平面パターン周辺長の大きい蓄積電極を形成する
ことができる。従って、ＤＲＡＭメモリに必要なキャパ
シタ容量を、蓄積電極より上の配線から蓄積電極より下
の層にコンタクトをとるのが困難にならないような蓄積
電極の高さで実現することが可能となる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
【００１４】（実施例１）図１は本発明の第１の実施例
に係わるＤＲＡＭの概略構成を示す平面図、図２（ａ）
は図１の矢視Ａ−Ａ′断面図、図２（ｂ）は図１の矢視
Ｂ−Ｂ′断面図である。ｐ型シリコン基板２６に素子領
域２３（２３1 ，２３2 …）が形成されており、他の領
域はフィールド酸化膜２９（２９1 ，２９2 …）でこの
素子領域は分離されている。ワード線２０（２０1 ，２
０2 …）とビット線２１（２１1 ，２１2 …）が直交し
ており、ビット線２１（２１1 ，２１2 …）はビット線
コンタクト２４（２４1 ，２４2 …）を介して素子領域
２３とつながり、一つの素子領域に対して２つのＭＯＳ
トランジスタを形成している。
に係わるＤＲＡＭの概略構成を示す平面図、図２（ａ）
は図１の矢視Ａ−Ａ′断面図、図２（ｂ）は図１の矢視
Ｂ−Ｂ′断面図である。ｐ型シリコン基板２６に素子領
域２３（２３1 ，２３2 …）が形成されており、他の領
域はフィールド酸化膜２９（２９1 ，２９2 …）でこの
素子領域は分離されている。ワード線２０（２０1 ，２
０2 …）とビット線２１（２１1 ，２１2 …）が直交し
ており、ビット線２１（２１1 ，２１2 …）はビット線
コンタクト２４（２４1 ，２４2 …）を介して素子領域
２３とつながり、一つの素子領域に対して２つのＭＯＳ
トランジスタを形成している。
【００１５】このトランジスタのビット線コンタクトの
反対側は、蓄積電極コンタクト２５（２５1 ，２５
2 …）を介して蓄積電極２２（２２1 ，２２2 …）とつ
ながっている。この蓄積電極２２は分離にパターンのコ
ーナ部を用いることにより、最小加工寸法より小さい分
離間隔の投影面積及び平面パターン周辺長の大きい蓄積
電極を形成している。そして、蓄積電極２２と絶縁膜２
７及びプレート電極２８でキャパシタを形成している。
なお、図中１００(1001 ,1002 …），１０１(1011,101
2 …）は層間絶縁膜を示している。
反対側は、蓄積電極コンタクト２５（２５1 ，２５
2 …）を介して蓄積電極２２（２２1 ，２２2 …）とつ
ながっている。この蓄積電極２２は分離にパターンのコ
ーナ部を用いることにより、最小加工寸法より小さい分
離間隔の投影面積及び平面パターン周辺長の大きい蓄積
電極を形成している。そして、蓄積電極２２と絶縁膜２
７及びプレート電極２８でキャパシタを形成している。
なお、図中１００(1001 ,1002 …），１０１(1011,101
2 …）は層間絶縁膜を示している。
【００１６】次に、本実施例装置の製造方法について、
図３及び図４を参照して説明する。なお、図３は図１の
矢視Ａ−Ａ′断面、図４は図１の矢視Ｂ−Ｂ′断面に相
当している。
図３及び図４を参照して説明する。なお、図３は図１の
矢視Ａ−Ａ′断面、図４は図１の矢視Ｂ−Ｂ′断面に相
当している。
【００１７】まず、図３，図４の（ａ）に示すように、
シリコン基板２６に、熱酸化により素子分離用のフィー
ルド酸化膜２９を形成する。この素子分離領域の形成に
は、フィールドイオン注入を行ってもよい。そして、ト
ランジスタ領域にチャネルイオン注入、ゲート絶縁膜形
成、ワード線２０形成を行い、さらにソース，ドレイン
イオン注入を行う。
シリコン基板２６に、熱酸化により素子分離用のフィー
ルド酸化膜２９を形成する。この素子分離領域の形成に
は、フィールドイオン注入を行ってもよい。そして、ト
ランジスタ領域にチャネルイオン注入、ゲート絶縁膜形
成、ワード線２０形成を行い、さらにソース，ドレイン
イオン注入を行う。
【００１８】次いで、図３，図４の（ｂ）に示すよう
に、層間絶縁膜１００を形成した後、ビット線２１を形
成する。続いて、図３，図４の（ｃ）に示すように、層
間絶縁膜１０１を形成した後、蓄積電極コンタクト２５
を形成する。さらに、図３，図４の（ｄ）に示すよう
に、蓄積電極２２を形成する。
に、層間絶縁膜１００を形成した後、ビット線２１を形
成する。続いて、図３，図４の（ｃ）に示すように、層
間絶縁膜１０１を形成した後、蓄積電極コンタクト２５
を形成する。さらに、図３，図４の（ｄ）に示すよう
に、蓄積電極２２を形成する。
【００１９】次いで、これにキャパシタ絶縁膜２７及び
プレート電極２８を形成して図１，図２に示すようなＤ
ＲＡＭが製造される。
プレート電極２８を形成して図１，図２に示すようなＤ
ＲＡＭが製造される。
【００２０】このように本実施例によれば、蓄積電極２
２の平面パターンを従来の矩形から十字型に形成し、こ
の十字パターンのコーナ部で隣接する蓄積電極２２間を
分離しているので、図１と図２６の蓄積電極パターンを
比較して分かるように、本実施例の方が蓄積電極平面パ
ターンの面積が大きくなる。さらに、十字型パターンで
あれば、側面部分の面積も大きくなる。このため、従来
よりも蓄積容量を大きくすることができ、また従来と同
じ蓄積容量を得るには蓄積電極の高さを低くすることが
できる。
２の平面パターンを従来の矩形から十字型に形成し、こ
の十字パターンのコーナ部で隣接する蓄積電極２２間を
分離しているので、図１と図２６の蓄積電極パターンを
比較して分かるように、本実施例の方が蓄積電極平面パ
ターンの面積が大きくなる。さらに、十字型パターンで
あれば、側面部分の面積も大きくなる。このため、従来
よりも蓄積容量を大きくすることができ、また従来と同
じ蓄積容量を得るには蓄積電極の高さを低くすることが
できる。
【００２１】ここで、平面上での蓄積電極パターンの面
積が従来より大きくなっているのは十字型パターンとし
たことに加え、隣接する蓄積電極間の分離を十字パター
ンのコーナ部で行っているからである。エッジ部が隣接
する場合と比較し、コーナ部が隣接する場合では、その
分離が容易であることは明らかである。従って本実施例
によれば、蓄積電極高さをさほど大きくすることなくＤ
ＲＡＭセルに必要なキャパシタ容量を確保することがで
き、蓄積電極より上の配線から蓄積電極より下の層にコ
ンタクトをとるのが容易になる。
積が従来より大きくなっているのは十字型パターンとし
たことに加え、隣接する蓄積電極間の分離を十字パター
ンのコーナ部で行っているからである。エッジ部が隣接
する場合と比較し、コーナ部が隣接する場合では、その
分離が容易であることは明らかである。従って本実施例
によれば、蓄積電極高さをさほど大きくすることなくＤ
ＲＡＭセルに必要なキャパシタ容量を確保することがで
き、蓄積電極より上の配線から蓄積電極より下の層にコ
ンタクトをとるのが容易になる。
【００２２】（実施例２）図５は本発明の第２の実施例
の概略構成を示す平面図、図６（ａ）は図５の矢視Ｃ−
Ｃ′断面図、図６（ｂ）は図５の及びＤ−Ｄ′断面図で
ある。基本的な構成は第１の実施例と同じであるが、こ
の実施例は第１の実施例とは蓄積電極パターンとコンタ
クト位置の関係が異なっている。
の概略構成を示す平面図、図６（ａ）は図５の矢視Ｃ−
Ｃ′断面図、図６（ｂ）は図５の及びＤ−Ｄ′断面図で
ある。基本的な構成は第１の実施例と同じであるが、こ
の実施例は第１の実施例とは蓄積電極パターンとコンタ
クト位置の関係が異なっている。
【００２３】ｐ型シリコン基板３６に素子領域３３（３
３1 ，３３2 …）が形成されており、他の領域はフィー
ルド酸化膜３９（３９1 ，３９２…）でこの素子領域は
分離されている。ワード線３０（３０1 ，３０2 …）と
ビット線３１（３１1 ，３１2 …）が直交しており、ビ
ット線３１はビット線コンタクト３４（３４1 ，３４2
…）を介して素子領域３３とつながり、一つの素子領域
に対して２つのＭＯＳトランジスタを形成している。
３1 ，３３2 …）が形成されており、他の領域はフィー
ルド酸化膜３９（３９1 ，３９２…）でこの素子領域は
分離されている。ワード線３０（３０1 ，３０2 …）と
ビット線３１（３１1 ，３１2 …）が直交しており、ビ
ット線３１はビット線コンタクト３４（３４1 ，３４2
…）を介して素子領域３３とつながり、一つの素子領域
に対して２つのＭＯＳトランジスタを形成している。
【００２４】このトランジスタのビット線コンタクトの
反対側は蓄積電極コンタクト３５（３５1 ，３５2 …）
を介して蓄積電極３２（３２1 ，３２2 …）とつながっ
ている。この蓄積電極３２は分離にパターンのコーナ部
を用いることにより、最小加工寸法より小さい分離間隔
の影響面積及び平面パターン周辺長の大きい蓄積電極を
形成している。この蓄積電極３２と絶縁膜３７及びプレ
ート電極３８でキャパシタを形成している。
反対側は蓄積電極コンタクト３５（３５1 ，３５2 …）
を介して蓄積電極３２（３２1 ，３２2 …）とつながっ
ている。この蓄積電極３２は分離にパターンのコーナ部
を用いることにより、最小加工寸法より小さい分離間隔
の影響面積及び平面パターン周辺長の大きい蓄積電極を
形成している。この蓄積電極３２と絶縁膜３７及びプレ
ート電極３８でキャパシタを形成している。
【００２５】次に、本実施例装置の製造方法について、
図７及び図８を参照して説明する。なお、図７は図６の
矢視Ｃ−Ｃ′断面、図８は図６の矢視Ｄ−Ｄ′断面に相
当している。
図７及び図８を参照して説明する。なお、図７は図６の
矢視Ｃ−Ｃ′断面、図８は図６の矢視Ｄ−Ｄ′断面に相
当している。
【００２６】まず、図７，図８の（ａ）に示すように、
シリコン基板３６に、熱酸化により素子分離用のフィー
ルド酸化膜３９を形成する。この素子分離領域の形成に
はフィールドイオン注入を行ってもよい。そして、トラ
ンジスタ領域にチャネルイオン注入、ゲート絶縁膜形
成、ワード線３０形成を行い、さらにソース，ドレイン
イオン注入を行う。
シリコン基板３６に、熱酸化により素子分離用のフィー
ルド酸化膜３９を形成する。この素子分離領域の形成に
はフィールドイオン注入を行ってもよい。そして、トラ
ンジスタ領域にチャネルイオン注入、ゲート絶縁膜形
成、ワード線３０形成を行い、さらにソース，ドレイン
イオン注入を行う。
【００２７】次いで、図７，図８の（ｂ）に示すよう
に、層間絶縁膜１０２を形成した後、ビット線３１を形
成する。続いて、図７，図８の（ｃ）に示すように、層
間絶縁膜１０３を形成した後、蓄積電極コンタクト３５
を形成する。さらに、図７，図８の（ｄ）に示すよう
に、蓄積電極３２を形成する。
に、層間絶縁膜１０２を形成した後、ビット線３１を形
成する。続いて、図７，図８の（ｃ）に示すように、層
間絶縁膜１０３を形成した後、蓄積電極コンタクト３５
を形成する。さらに、図７，図８の（ｄ）に示すよう
に、蓄積電極３２を形成する。
【００２８】次いで、これにキャパシタ絶縁膜３７及び
プレート電極３８を形成することにより、図５，図６に
示すようなＤＲＡＭが製造される。このような構成であ
っても、蓄積電極パターンの平面上での面積及び側壁面
積を大きくすることができ、先の第１の実施例と同様の
効果が得られる。
プレート電極３８を形成することにより、図５，図６に
示すようなＤＲＡＭが製造される。このような構成であ
っても、蓄積電極パターンの平面上での面積及び側壁面
積を大きくすることができ、先の第１の実施例と同様の
効果が得られる。
【００２９】（実施例３）図９は、本発明の第３の実施
例の概略構成を示す断面図である。なお、平面図は図５
と同じであり、図９（ａ）は図５の矢視Ｃ−Ｃ′断面、
図９（ｂ）は図５の矢視Ｄ−Ｄ′断面に相当している。
例の概略構成を示す断面図である。なお、平面図は図５
と同じであり、図９（ａ）は図５の矢視Ｃ−Ｃ′断面、
図９（ｂ）は図５の矢視Ｄ−Ｄ′断面に相当している。
【００３０】この実施例は、第２の実施例とは蓄積電極
の構造が異なるだけで、他の構成は同じである。つま
り、蓄積電極の平面図は第２の実施例と同じであるが、
蓄積電極３２（３２1 ，３２2 …）のパターンの周辺外
側に円筒状にポリシリコン等の電極４０が立っており、
蓄積電極平面パターンの部分とつながっている。但し、
この構造では隣の蓄積電極とつながらないように蓄積電
極３２のパターンをレジストの露光時間を最適化するな
どして小さめに形成する必要がある。
の構造が異なるだけで、他の構成は同じである。つま
り、蓄積電極の平面図は第２の実施例と同じであるが、
蓄積電極３２（３２1 ，３２2 …）のパターンの周辺外
側に円筒状にポリシリコン等の電極４０が立っており、
蓄積電極平面パターンの部分とつながっている。但し、
この構造では隣の蓄積電極とつながらないように蓄積電
極３２のパターンをレジストの露光時間を最適化するな
どして小さめに形成する必要がある。
【００３１】次に、本実施例装置の製造方法について、
図１０及び図１１を参照して説明する。なお、図１０は
図９（ａ）、図１１は図９の（ｂ）に相当する断面を示
している。
図１０及び図１１を参照して説明する。なお、図１０は
図９（ａ）、図１１は図９の（ｂ）に相当する断面を示
している。
【００３２】ビット線上の層間膜を形成し、蓄積電極コ
ンタクトを形成するまでは、第２の実施例と同じであ
る。次いで、図１０，図１１の（ａ）に示すように、こ
の蓄積電極コンタクト３５を形成した後、ポリシリコン
を堆積し、ヒ素又はリン等をドーピングしたあと、ＣＶ
Ｄ−ＳｉＯ2 膜４１を堆積する。そして、このＣＶＤ−
ＳｉＯ2 膜４１をパターニングするマスクでレジスト４
２を露光する。
ンタクトを形成するまでは、第２の実施例と同じであ
る。次いで、図１０，図１１の（ａ）に示すように、こ
の蓄積電極コンタクト３５を形成した後、ポリシリコン
を堆積し、ヒ素又はリン等をドーピングしたあと、ＣＶ
Ｄ−ＳｉＯ2 膜４１を堆積する。そして、このＣＶＤ−
ＳｉＯ2 膜４１をパターニングするマスクでレジスト４
２を露光する。
【００３３】次いで、図１０，図１１の（ｂ）に示すよ
うに、このレジスタ４２をマスクにしてＣＶＤ−ＳｉＯ
2 膜４１とその下のポリシリコンを異方性エッチング
し、続いてポリシリコンを堆積し、ヒ素又はリン等をド
ーピングする。続いて、図１０，図１１の（ｃ）に示す
ように、全面のポリシリコンを異方性エッチングし、ポ
リシリコンのクラウン構造４０を残す。その後、ＣＶＤ
−ＳｉＯ2 膜４１をＮＨ4 Ｆ等により等方性エッチング
する。
うに、このレジスタ４２をマスクにしてＣＶＤ−ＳｉＯ
2 膜４１とその下のポリシリコンを異方性エッチング
し、続いてポリシリコンを堆積し、ヒ素又はリン等をド
ーピングする。続いて、図１０，図１１の（ｃ）に示す
ように、全面のポリシリコンを異方性エッチングし、ポ
リシリコンのクラウン構造４０を残す。その後、ＣＶＤ
−ＳｉＯ2 膜４１をＮＨ4 Ｆ等により等方性エッチング
する。
【００３４】次いで、これにキャパシタ絶縁膜３７及び
プレート電極３８を形成することにより、図９に示すよ
うなＤＲＡＭが製造される。このような構成であれば、
第１の実施例と同様の効果が得られるのは勿論のこと、
蓄積電極の側壁面積をより大きくすることができ、蓄積
容量の拡大に有効である。
プレート電極３８を形成することにより、図９に示すよ
うなＤＲＡＭが製造される。このような構成であれば、
第１の実施例と同様の効果が得られるのは勿論のこと、
蓄積電極の側壁面積をより大きくすることができ、蓄積
容量の拡大に有効である。
【００３５】（実施例４）図１２は、本発明の第４の実
施例の概略構成を示す断面図である。なお、平面図は図
５と同じであり、図１２（ａ）は図５の矢視Ｃ−Ｃ′断
面、図１２（ｂ）は図５の矢視Ｄ−Ｄ′断面に相当して
いる。
施例の概略構成を示す断面図である。なお、平面図は図
５と同じであり、図１２（ａ）は図５の矢視Ｃ−Ｃ′断
面、図１２（ｂ）は図５の矢視Ｄ−Ｄ′断面に相当して
いる。
【００３６】この実施例は、第２の実施例と蓄積電極の
構造が異なる。つまり、蓄積電極の平面図は第２の実施
例と同じであるが、蓄積電極３２（３２1 ，３２2 …）
のパターンの周辺内側に円筒状にポリシリコン等の電極
が立っており、蓄積電極平面パターンの部分とつながっ
ている。但し、この構造では隣の蓄積電極とつながらな
いように蓄積電極３２のパターンをレジストの露光時間
を最適化するなどの必要がある。
構造が異なる。つまり、蓄積電極の平面図は第２の実施
例と同じであるが、蓄積電極３２（３２1 ，３２2 …）
のパターンの周辺内側に円筒状にポリシリコン等の電極
が立っており、蓄積電極平面パターンの部分とつながっ
ている。但し、この構造では隣の蓄積電極とつながらな
いように蓄積電極３２のパターンをレジストの露光時間
を最適化するなどの必要がある。
【００３７】次に、本実施例装置の製造方法について、
図１３及び図１４を参照して説明する。なお、図１３は
図１２（ａ）、図１４は図１２の（ｂ）に相当する断面
を示している。
図１３及び図１４を参照して説明する。なお、図１３は
図１２（ａ）、図１４は図１２の（ｂ）に相当する断面
を示している。
【００３８】ビット線上の層間膜を形成し、蓄積電極コ
ンタクトを形成するまでは、第２の実施例と同じであ
る。次いで、図１３，図１４の（ａ）に示すように、こ
の蓄積電極コンタクト３５を形成した後、ポリシリコン
等を堆積し、ヒ素又はリン等をドーピングし、全面異方
性エッチングして、この蓄積電極コンタクト３５をポリ
シリコン等で埋め込む。続いて、ＣＶＤ−ＳｉＯ2 膜４
１を堆積する。そして、このＣＶＤ−ＳｉＯ2 膜４１を
パターニングするマスクでレジスタ４２を露光する。
ンタクトを形成するまでは、第２の実施例と同じであ
る。次いで、図１３，図１４の（ａ）に示すように、こ
の蓄積電極コンタクト３５を形成した後、ポリシリコン
等を堆積し、ヒ素又はリン等をドーピングし、全面異方
性エッチングして、この蓄積電極コンタクト３５をポリ
シリコン等で埋め込む。続いて、ＣＶＤ−ＳｉＯ2 膜４
１を堆積する。そして、このＣＶＤ−ＳｉＯ2 膜４１を
パターニングするマスクでレジスタ４２を露光する。
【００３９】次いで、図１３，図１４の（ｂ）に示すよ
うに、このレジスト４２をマスクにしてＣＶＤ−ＳｉＯ
2 膜４１を異方性エッチングし、続いてポリシリコンを
堆積し、ヒ素又はリン等をドーピングする。続いて、図
１３，図１４の（ｃ）に示すように、全面のポリシリコ
ンを異方性エッチングする。この異方性エッチングを行
うとき、溝の底部のポリシリコンを残すために、溝に絶
縁膜などを埋め込んでおいてもよい。その後、ＣＶＤ−
ＳｉＯ2 膜４１をＮＨ4 Ｆ等により等方性エッチングす
る。
うに、このレジスト４２をマスクにしてＣＶＤ−ＳｉＯ
2 膜４１を異方性エッチングし、続いてポリシリコンを
堆積し、ヒ素又はリン等をドーピングする。続いて、図
１３，図１４の（ｃ）に示すように、全面のポリシリコ
ンを異方性エッチングする。この異方性エッチングを行
うとき、溝の底部のポリシリコンを残すために、溝に絶
縁膜などを埋め込んでおいてもよい。その後、ＣＶＤ−
ＳｉＯ2 膜４１をＮＨ4 Ｆ等により等方性エッチングす
る。
【００４０】次いで、これにキャパシタ絶縁膜３７及び
プレート電極３８を形成することにより、図１２に示す
ようなＤＲＡＭが製造される。このような構成であれ
ば、第３の実施例と同様に、蓄積電極の側壁面積をより
大きくすることができ、蓄積容量の拡大に有効である。
プレート電極３８を形成することにより、図１２に示す
ようなＤＲＡＭが製造される。このような構成であれ
ば、第３の実施例と同様に、蓄積電極の側壁面積をより
大きくすることができ、蓄積容量の拡大に有効である。
【００４１】（実施例５）図１５は本発明の第５の実施
例の概略構成を示す平面図、図１６は図１５の矢視Ｅ−
Ｅ′断面図である。この実施例では、ビット線が蓄積電
極よりも上に形成されている。つまり、ビット線１４
（１４1 ，１４2 …）から素子領域１５（１５1 ，１５
2 …）へ向けて蓄積電極１１（１１1 ，１１2 …）やワ
ード線１３（１３1 ，１３2 …）と絶縁するようにし
て、ビット線コンタクト１６（１６1 ，１６2 …）を介
してコンタクトをとっている。
例の概略構成を示す平面図、図１６は図１５の矢視Ｅ−
Ｅ′断面図である。この実施例では、ビット線が蓄積電
極よりも上に形成されている。つまり、ビット線１４
（１４1 ，１４2 …）から素子領域１５（１５1 ，１５
2 …）へ向けて蓄積電極１１（１１1 ，１１2 …）やワ
ード線１３（１３1 ，１３2 …）と絶縁するようにし
て、ビット線コンタクト１６（１６1 ，１６2 …）を介
してコンタクトをとっている。
【００４２】なお、図中１２（１２1 ，１２2 …）は蓄
積電極コンタクト、１７（１７1 ，１７2 …）はプレー
ト電極、１８（１８1 ，１８2 …），１９（１９1 ，１
９2…）は層間絶縁膜を示している。
積電極コンタクト、１７（１７1 ，１７2 …）はプレー
ト電極、１８（１８1 ，１８2 …），１９（１９1 ，１
９2…）は層間絶縁膜を示している。
【００４３】このような構成であっても、蓄積電極を十
字型のパターンに形成し、蓄積電極の分離にパターンの
コーナ部を用いることにより、第１の実施例と同様に、
蓄積電極高さをさほど大きくすることなくＤＲＡＭセル
に必要なキャパシタ容量を確保することができ、蓄積電
極より上の配線から蓄積電極より下の層にコンタクトを
とるのが容易になる。
字型のパターンに形成し、蓄積電極の分離にパターンの
コーナ部を用いることにより、第１の実施例と同様に、
蓄積電極高さをさほど大きくすることなくＤＲＡＭセル
に必要なキャパシタ容量を確保することができ、蓄積電
極より上の配線から蓄積電極より下の層にコンタクトを
とるのが容易になる。
【００４４】なお、上述した各実施例では蓄積電極の平
面パターンを十字型としたが、必ずしも十字型に限ら
ず、パターンのコーナ部で分離可能な構造であればよ
い。素子構造及び製造方法は、実施例で示したものに何
等限定されるものではなく、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
面パターンを十字型としたが、必ずしも十字型に限ら
ず、パターンのコーナ部で分離可能な構造であればよ
い。素子構造及び製造方法は、実施例で示したものに何
等限定されるものではなく、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
【００４５】ところで、前述した実施例における蓄積電
極パターン（十字型）をフォトリソグラフィで形成する
際には、パターンが小さくなってくると解像度良く形成
することが困難となる。そこで以下の実施例では、位相
シフトマスクを用いてキャパシタパターンを形成した。
極パターン（十字型）をフォトリソグラフィで形成する
際には、パターンが小さくなってくると解像度良く形成
することが困難となる。そこで以下の実施例では、位相
シフトマスクを用いてキャパシタパターンを形成した。
【００４６】（実施例６）図１７，図１８は第６の実施
例を説明するためのもので、図１７は（Ｈ型）の位相シ
フトマスクの位相シフタのパターンの平面図、図１８
（ａ）はこの位相シフトマスクを用いて形成された、仕
上りのＳＮ形状の平面パターン、図１８（ｂ）はその鳥
かん図を示している。
例を説明するためのもので、図１７は（Ｈ型）の位相シ
フトマスクの位相シフタのパターンの平面図、図１８
（ａ）はこの位相シフトマスクを用いて形成された、仕
上りのＳＮ形状の平面パターン、図１８（ｂ）はその鳥
かん図を示している。
【００４７】図１７に示すような位相シフタ６１を用い
ることにより、位相が１８０°回転し、位相シフタ６１
のエッジに沿って光強度が０になる。このため、ネガ型
レジストを用いることにより、位相シフタ６１のエッジ
に沿ってレジストが除去されて微細なスペースが形成さ
れる。これは、いわゆるエッジ利用型位相シフト・マス
クである。エキシマ・ステッパ等を用いると０．１〜
０．２μｍのスペースが実現される。結果として図１８
（ａ）（ｂ）に示したような蓄積電極（ＳＮ）６２の形
状が実現される。
ることにより、位相が１８０°回転し、位相シフタ６１
のエッジに沿って光強度が０になる。このため、ネガ型
レジストを用いることにより、位相シフタ６１のエッジ
に沿ってレジストが除去されて微細なスペースが形成さ
れる。これは、いわゆるエッジ利用型位相シフト・マス
クである。エキシマ・ステッパ等を用いると０．１〜
０．２μｍのスペースが実現される。結果として図１８
（ａ）（ｂ）に示したような蓄積電極（ＳＮ）６２の形
状が実現される。
【００４８】このＳＮ形状は、従来の単純ＳＮ構造に比
べて周辺長が約２倍となるため、同じＳＮ高さで同じキ
ャパシタ絶縁膜厚で比較すると、Ｃｓが２倍にもなる。
つまり、従来の単純ＳＮ構造を形成するのと同じ工程数
で２倍のＣｓが得られる。このＣｓは、キャパシタ工程
数が倍近くにもなる、工程の多いクラウン構造に匹敵す
るか又はそれ以上のＣｓである。このことは、図１９の
特性（各種ＳＮ構造におけるデザインルールに対する蓄
積容量の変化）から、単純ＳＮ構造のＨと従来型のＣと
を比較すると明らかである。
べて周辺長が約２倍となるため、同じＳＮ高さで同じキ
ャパシタ絶縁膜厚で比較すると、Ｃｓが２倍にもなる。
つまり、従来の単純ＳＮ構造を形成するのと同じ工程数
で２倍のＣｓが得られる。このＣｓは、キャパシタ工程
数が倍近くにもなる、工程の多いクラウン構造に匹敵す
るか又はそれ以上のＣｓである。このことは、図１９の
特性（各種ＳＮ構造におけるデザインルールに対する蓄
積容量の変化）から、単純ＳＮ構造のＨと従来型のＣと
を比較すると明らかである。
【００４９】さらに、薄い多結晶シリコンを形成し、そ
の上に図１８（ｂ）のような構造を一旦ＣＶＤ酸化膜等
で形成した後、全面に多結晶シリコンを堆積し、反応性
イオンエッチング等により側壁残しをして、図１８
（ｃ）のような、Ｈ型のクラウン構造を形成することも
できる。この構造を用いると周辺長がさらに倍近くにな
り、図１９に示すように、さらに倍のＣｓが得られる。
の上に図１８（ｂ）のような構造を一旦ＣＶＤ酸化膜等
で形成した後、全面に多結晶シリコンを堆積し、反応性
イオンエッチング等により側壁残しをして、図１８
（ｃ）のような、Ｈ型のクラウン構造を形成することも
できる。この構造を用いると周辺長がさらに倍近くにな
り、図１９に示すように、さらに倍のＣｓが得られる。
【００５０】（実施例７）図２０は本発明の第７の実施
例（フェンス型）の位相シフトマスクの位相シフタの各
種パターンの平面図、図２１（ａ）はこの位相シフトマ
スクを用いて形成された仕上りＳＮ形状の平面パター
ン、図２１（ｂ）はその鳥かん図を示している。
例（フェンス型）の位相シフトマスクの位相シフタの各
種パターンの平面図、図２１（ａ）はこの位相シフトマ
スクを用いて形成された仕上りＳＮ形状の平面パター
ン、図２１（ｂ）はその鳥かん図を示している。
【００５１】図２０（ａ）（ｂ）（ｃ）どのシフタパタ
ーンを用いてもかまわない。シフタの加工のし易さ、パ
ターン・データ処理のし易さ等によってどれを使うか決
められる。
ーンを用いてもかまわない。シフタの加工のし易さ、パ
ターン・データ処理のし易さ等によってどれを使うか決
められる。
【００５２】このＳＮ形状では、周辺長は従来構造の倍
近くになり、Ｃｓも倍弱の値が得られる。また、図２１
（ｃ）のようなクラウン構造と組合わせると、さらに倍
のＣｓが得られる。
近くになり、Ｃｓも倍弱の値が得られる。また、図２１
（ｃ）のようなクラウン構造と組合わせると、さらに倍
のＣｓが得られる。
【００５３】（実施例８）図２２は本発明の第８の実施
例（十字型）の位相シフトマスクの位相シフタの各種パ
ターンの平面図、図２３（ａ）はこの位相シフトマスク
を用いて形成された仕上りＳＮ形状の平面パターン、図
２３（ｂ）その鳥かん図を示している。
例（十字型）の位相シフトマスクの位相シフタの各種パ
ターンの平面図、図２３（ａ）はこの位相シフトマスク
を用いて形成された仕上りＳＮ形状の平面パターン、図
２３（ｂ）その鳥かん図を示している。
【００５４】図２２（ａ）（ｂ）（ｃ）どのシフタパタ
ーンを用いてもかまわない。このＳＮ形状では、周辺長
は従来構造の１５〜３０％ｕｐにしかならないが、Ｃｓ
はその分増大する。また、図２３（ｃ）のようなクラウ
ン構造を組合わせると、さらに倍のＣｓが得られる。
ーンを用いてもかまわない。このＳＮ形状では、周辺長
は従来構造の１５〜３０％ｕｐにしかならないが、Ｃｓ
はその分増大する。また、図２３（ｃ）のようなクラウ
ン構造を組合わせると、さらに倍のＣｓが得られる。
【００５５】図２４（ａ）は、１／２ピッチのホールデ
ッド・ビットライン方式レイアウトの場合の、Ｈ型ＳＮ
２とＳＮダイコン４，ＢＬダイコン３のレイアウトを示
している。図２４（ｂ）は、１／４ピッチのホールデッ
ド・ビットライン方式レイアウトの場合の、Ｈ型ＳＮ２
とＳＮダイコン４，ＢＬダイコン３のレイアウトを示し
ている。
ッド・ビットライン方式レイアウトの場合の、Ｈ型ＳＮ
２とＳＮダイコン４，ＢＬダイコン３のレイアウトを示
している。図２４（ｂ）は、１／４ピッチのホールデッ
ド・ビットライン方式レイアウトの場合の、Ｈ型ＳＮ２
とＳＮダイコン４，ＢＬダイコン３のレイアウトを示し
ている。
【００５６】上記の実施例は、８Ｆ2 （Ｆ：デザインル
ール）タイプのセルのレイアウトに適用したパターンに
ついて記述しているが、オープン・ビットライン方式等
の６Ｆ2 タイプ、さらには４Ｆ2 タイプのレイアウトに
も同等に適用できる。
ール）タイプのセルのレイアウトに適用したパターンに
ついて記述しているが、オープン・ビットライン方式等
の６Ｆ2 タイプ、さらには４Ｆ2 タイプのレイアウトに
も同等に適用できる。
【００５７】図２５はさらに別の例（クラウン構造）を
説明するためのもので、（ａ）（ｂ）は位相シフトマス
クの位相シフタの平面図、（ｃ）はこのマスクを用いて
形成された仕上りＳＮ形状の平面パターン、（ｄ）はそ
の鳥かん図を示している。図２５（ａ）はポジ型レジス
ト用、図２５（ｂ）はネガ型レジスト用のマスクであ
る。単純ＳＮ構造の工程数と同じでクラウン構造が実現
できる。
説明するためのもので、（ａ）（ｂ）は位相シフトマス
クの位相シフタの平面図、（ｃ）はこのマスクを用いて
形成された仕上りＳＮ形状の平面パターン、（ｄ）はそ
の鳥かん図を示している。図２５（ａ）はポジ型レジス
ト用、図２５（ｂ）はネガ型レジスト用のマスクであ
る。単純ＳＮ構造の工程数と同じでクラウン構造が実現
できる。
【００５８】上記の実施例においてのＳＮ電極は、多結
晶シリコン以外のＷ，Ｃｕ等のメタルでもかまわない。
また、単層、積層を問わない。また、キャパシタ絶縁膜
は、ＮＯ膜、Ｔａ2 Ｏ5 膜、強誘電体膜等材質を問わな
い。同様にプレート電極の材質も問わない。
晶シリコン以外のＷ，Ｃｕ等のメタルでもかまわない。
また、単層、積層を問わない。また、キャパシタ絶縁膜
は、ＮＯ膜、Ｔａ2 Ｏ5 膜、強誘電体膜等材質を問わな
い。同様にプレート電極の材質も問わない。
【００５９】
【発明の効果】以上詳述したように本発明によれば、メ
モリセルの蓄積電極間の分離にパターンのコーナ部を用
いることにより、最小加工寸法より小さい分離間隔の投
影面積及び平面パターン周辺長の大きい蓄積電極を形成
している。従って、蓄積電極高さをさほど大きくするこ
となくＤＲＡＭセルに必要なキャパシタ容量を確保する
ことができ、蓄積電極より上の配線から蓄積電極より下
の層にコンタクトをとるのが困難にならないような蓄積
電極の平面パターンを持つ半導体記憶装置を実現するこ
とが可能となる。
モリセルの蓄積電極間の分離にパターンのコーナ部を用
いることにより、最小加工寸法より小さい分離間隔の投
影面積及び平面パターン周辺長の大きい蓄積電極を形成
している。従って、蓄積電極高さをさほど大きくするこ
となくＤＲＡＭセルに必要なキャパシタ容量を確保する
ことができ、蓄積電極より上の配線から蓄積電極より下
の層にコンタクトをとるのが困難にならないような蓄積
電極の平面パターンを持つ半導体記憶装置を実現するこ
とが可能となる。
【図１】第１の実施例に係わるＤＲＡＭの概略構成を示
す平面図。
す平面図。
【図２】図１の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図３】第１の実施例の製造工程を示す断面図。
【図４】第１の実施例の製造工程を示す断面図。
【図５】第２の実施例の概略構成を示す平面図。
【図６】図５の矢視Ｃ−Ｃ′及びＤ−Ｄ′断面図。
【図７】第２の実施例の製造工程を示す断面図。
【図８】第２の実施例の製造工程を示す断面図。
【図９】第３の実施例の概略構成を示す断面図。
【図１０】第３の実施例の製造工程を示す断面図。
【図１１】第３の実施例の製造工程を示す断面図。
【図１２】第４の実施例の概略構成を示す断面図。
【図１３】第４の実施例の製造工程を示す断面図。
【図１４】第４の実施例の製造工程を示す断面図。
【図１５】第５の実施例の概略構成を示す平面図。
【図１６】図１５の矢視Ｅ−Ｅ′断面図。
【図１７】第６の実施例（Ｈ型）の位相シフトマスクの
シフタパターンを示す平面図。
シフタパターンを示す平面図。
【図１８】図１７の位相シフトマスクを用いて形成され
たＳＮ形状パターンを示す図。
たＳＮ形状パターンを示す図。
【図１９】デザインルールと蓄積容量との関係を示す特
性図。
性図。
【図２０】第７の実施例（フェンス型）の位相シフトマ
スクのシフタパターンを示す平面図。
スクのシフタパターンを示す平面図。
【図２１】図２０の位相シフトマスクを用いて形成され
たＳＮ形状パターンを示す図。
たＳＮ形状パターンを示す図。
【図２２】第８の実施例（十字型）の位相シフトマスク
のシフタパターンを示す平面図。
のシフタパターンを示す平面図。
【図２３】図２２の位相シフトマスクを用いて形成され
たＳＮ形状パターンを示す図。
たＳＮ形状パターンを示す図。
【図２４】ホールデッド・ビットライン方式レイアウト
の場合の、Ｈ型ＳＮと、ＳＮダイコン、ＢＬダイコンの
レイアウトを示す図。
の場合の、Ｈ型ＳＮと、ＳＮダイコン、ＢＬダイコンの
レイアウトを示す図。
【図２５】第９の実施例（クラウン構造）の位相シフト
マスクを説明するための図。
マスクを説明するための図。
【図２６】従来のＤＲＡＭ構造を示す平面図。
【図２７】図２６の矢視Ｆ−Ｆ′断面図。
２１（２１1 ，２１2 …）…ビット線 ２２（２２1 ，２２2 …）…蓄積電極 ２３（２３1 ，２３2 …）…素子領域 ２４（２４1 ，２５2 …）…ビット線コンタクト ２５（２５1 ，２５2 …）…蓄積電極コンタクト ２６…ｐ型シリコン基板 ２７（２７1 ，２７2 …）…絶縁膜 ２８…プレート電極 ２９（２９1 ，２９2 …）…フィールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 耕治 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (3)
- 【請求項１】半導体基板上にＭＯＳトランジスタ及びこ
のトランジスタのソース・ドレインの一方に接続される
キャパシタを形成したメモリセルを複数個配置してなる
半導体記憶装置において、前記キャパシタの蓄積電極の
分離にパターンのコーナ部を用い、最小加工寸法より小
さい分離間隔の蓄積電極を形成したことを特徴とする半
導体記憶装置。 - 【請求項２】一導電型の半導体基板表面に素子領域を形
成する工程と、前記基板上に絶縁膜を介してワード線，
ビット線を形成する工程と、前記絶縁膜に蓄積電極のコ
ンタクトを形成する工程と、次いで全面に蓄積電極とな
る導電膜を堆積する工程と、前記導電膜上に該膜をパタ
ーニングするためのマスク材料膜を堆積する工程と、前
記マスク材料膜を十字型の蓄積電極パターンに加工する
工程と、加工されたマスク材料膜を用いて前記導電膜を
パターニングする工程と、加工された導電膜の表面にキ
ャパシタ絶縁膜を形成する工程と、次いでキャパシタ上
部電極を形成する工程とを含むことを特徴とする半導体
記憶装置の製造方法。 - 【請求項３】前記マスク材料膜をパターニングする際
に、エッジ利用型の位相シフトマスクを用いたことを特
徴とする請求項２記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260040A JPH06112429A (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260040A JPH06112429A (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112429A true JPH06112429A (ja) | 1994-04-22 |
Family
ID=17342469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4260040A Pending JPH06112429A (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112429A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0788164A1 (en) * | 1996-02-02 | 1997-08-06 | United Memories, Inc. | Memory cell configuration for increased capacitor area |
| KR100344822B1 (ko) * | 1999-11-12 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 전극 형성방법 |
| KR100712489B1 (ko) * | 2001-05-25 | 2007-05-02 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US7339211B2 (en) | 2002-11-18 | 2008-03-04 | Hynix Semiconductor Inc. | Semiconductor device and method for fabricating the same |
| JP2009246180A (ja) * | 2008-03-31 | 2009-10-22 | Tdk Corp | 薄膜コンデンサ |
| JP2009271261A (ja) * | 2008-05-02 | 2009-11-19 | Powerchip Semiconductor Corp | 回路構造とそれを定義するためのフォトマスク |
| JPWO2018083973A1 (ja) * | 2016-11-02 | 2019-09-19 | 株式会社村田製作所 | キャパシタ |
-
1992
- 1992-09-29 JP JP4260040A patent/JPH06112429A/ja active Pending
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