JPH06109809A

JPH06109809A - 半導体集積回路の試験装置

Info

Publication number: JPH06109809A
Application number: JP4256676A
Authority: JP
Inventors: Shigeki Nishikawa; 茂樹西川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-09-25
Filing date: 1992-09-25
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】ＬＳＩ試験装置の異常によるＬＳＩの機能テ
ストの判定ミスを防止し、信頼性を向上する。【構成】テスタ１に、ストローブ判定回路９を設置し
て、ストローブ信号ＳＴＲ１〜ｙが正常に発生されてい
るかどうかを判定する。その判定結果とＬＳＩ２のファ
ンクションテストの判定結果とを処理回路１０で一括判
定することによって、ファンクションテストの都度スト
ローブ信号発生の有無を判定することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の論理
的な機能を試験する機能試験回路を有する半導体集積回
路の試験装置に関する。

【０００２】

【従来の技術】半導体集積回路の試験装置（以下、テス
タという）は、半導体集積回路（以下、ＬＳＩという）
の論理的な機能を試験するために、予め定められたＬＳ
Ｉ端子への電圧印加パターンをテスタのパターンメモリ
内に記憶している。この電圧印加パターンは、メモリに
記憶されている論理値１あるいは０に対応して、各ＬＳ
Ｉ端子に、ハイレベルあるいはローレベルの２値電圧と
して印加され、その出力パターンと、論理回路が正常に
動作している場合に出力が期待される出力パターンとを
比較することによって、ＬＳＩの良否を判定する。この
ような試験を機能試験（ファンクションテスト）とい
う。この場合、電圧印加パターンはＬＳＩの中に含まれ
る全ての回路を漏れなく動作させ、かつその動作の結果
が出力パターンで判別できるように作成されたものであ
る。このとき、ＬＳＩの出力と、期待値とを比較するた
めのタイミング信号をストローブ信号という。ファンク
ションテストにおいて、出力パターンを電気的にレベル
比較した結果は、一般に判定回路としての排他的論理和
（ＥＸ−ＯＲ）回路で比較結果が一致した場合には論理
値０、一致しない場合は論理値１が出力される。また、
判定回路として、ＥＸ−ＮＯＲ回路を使用した場合は、
判定結果は、これと逆の論理値で出力される。これらの
判定結果はラッチ回路に保持される。このとき、ラッチ
回路はストローブ信号に同期して判定結果の値を保持す
る。

【０００３】

【発明が解決しようとする課題】前述のストローブ信号
がなんらかの障害によってラッチ回路に入力されない場
合、ファンクションテストの結果いかんにかかわらず、
ラッチ回路は入力となる判定結果を保持せず、ラッチ回
路はリセット状態のまま初期値を保持する。したがっ
て、このような場合、ラッチ回路は、ファンクションテ
ストの結果を伝達するという本来の機能を果たせなくな
ってしまう。

【０００４】一般にこのようなテスタの機能の障害を発
見するため、定期的に、機能診断用プログラムや機能診
断用の各種治具などを用いてテスタの全機能および精度
を検査する。検査には時間がかかり、また、検査までの
期間には、前述のような障害によって、不良品を良品と
判定してしまうことも起こり得る。

【０００５】本発明の目的は、ファンクションテストに
おいてＬＳＩの機能判定と同時に、ストローブ信号の出
力を自己診断することができる信頼性の高い半導体集積
回路の試験装置を提供することである。

【０００６】

【課題を解決するための手段】本発明は、半導体集積回
路に予め定める試験条件を与え、半導体集積回路からの
出力を予め定めるタイミングで発生するストローブ信号
に同期して判定する半導体集積回路の試験装置におい
て、ストローブ信号を発生すべきタイミングの基準とな
るクロック信号を発生するクロック発生手段と、クロッ
ク信号に応答して、ストローブ信号の発生の有無を判定
するストローブ判定手段と、半導体集積回路からのスト
ローブ信号に同期した出力の判定結果およびストローブ
判定手段からの判定結果に応答し、ストローブ信号が発
生し、かつ半導体集積回路から試験条件に対応して予め
定める出力が導出されるときにのみ、半導体集積回路の
動作が正常であると判定する処理手段とを含むことを特
徴とする半導体集積回路の試験装置である。

【０００７】

【作用】本発明に従えば、半導体集積回路の試験装置
は、半導体集積回路に予め定める試験条件を与え、半導
体集積回路からの出力を、予め定めるタイミングで発生
するストローブ信号に同期して判定する。クロック発生
手段は、ストローブ信号を発生すべきタイミングの基準
となるクロック信号を発生する。ストローブ判定手段
は、クロック信号に応答して、ストローブ信号の発生の
有無を判定する。処理手段は、半導体集積回路からのス
トローブ信号に同期した出力の判定結果およびストロー
ブ判定手段からの判定結果に応答し、ストローブ信号が
発生しかつ半導体集積回路から試験条件に対応して予め
定める出力が導出されるときにのみ半導体集積回路の動
作が正常であると判定する。このようにして、半導体集
積回路の試験と同時に、ストローブ信号の発生の有無を
判定することができ、試験装置の信頼性を向上すること
ができる。

【０００８】

【実施例】図１は、本発明の一実施例であるテスタ１の
全体の構成を示すブロック図である。テスタ１は、半導
体集積回路（ＬＳＩ）２の論理的な機能を試験し、ＬＳ
Ｉ２が良品であるか不良品であるかを判定する。この
際、試験条件設定回路３は、論理値データの形で記憶し
ているＬＳＩ端子への電圧印加パターンを、クロック発
生回路４からのクロック信号に基づいて電圧波形に変換
し、ＬＳＩ２の対応する端子に印加する。クロック発生
回路４は、各回路に同期タイミングを与えるクロックパ
ルスを発生する。また、試験条件設定回路３によってＬ
ＳＩ２に印加された電圧印加パターンに対応して、ＬＳ
Ｉ２が正常に動作している場合に出力が期待される期待
値データＣＯＭ１〜ｎが期待値データ回路５から出力さ
れる。使用可否データ回路６は、データの比較判定をす
る、しないを制御する信号である使用可否データＣＰＥ
１〜ｘを出力する。使用可否データＣＰＥ１〜ｘの数
は、試験条件によって変えることができる。ストローブ
信号発生回路７は、クロック発生回路４からのクロック
信号に基づいてデータのラッチタイミングを与えるスト
ローブ信号ＳＴＲ１〜ｙを、出力する。ストローブ信号
ＳＴＲ１〜ｙの数は、試験条件によって変えることがで
きる。データ判定回路８は、ＬＳＩ２からの出力データ
ＤＡＴＡ１〜ｎと、期待値データＣＯＭ１〜ｎとを比較
し、判定結果ＦＡＩＬ１〜ｎを後述の処理回路１０に出
力する。出力データＤＡＴＡ１〜ｎの数は、テスタ１の
最大入力チャネル数以下とする。ストローブ判定回路９
は、ストローブ信号発生回路７からストローブ信号ＳＴ
Ｒ１〜ｙが出力されているかどうかを判定する。その判
定結果ＦＡＩＬＳＴＲ１〜ｙを処理回路１０に出力す
る。処理回路１０は、データバス２６を介して、テスタ
１全体を制御するマイクロコンピュータなどのＣＰＵ
（中央処理回路）２７に接続され、データ判定回路８お
よびストローブ判定回路９からの判定結果ＦＡＩＬ１〜
ｎ，ＦＡＬＳＴＲ１〜ｙ全体からＬＳＩ２の良否を決
定し、この結果を、データバス２６を通じてＣＰＵ２７
に出力する。リセット回路１１は、各回路を強制的に初
期化する回路である。

【０００９】図２は、図１図示の実施例のテスタ１のデ
ータ判定回路８の構成を具体的に示す図である。各デー
タ判定回路８は、図２に示すように、排他的論理和（Ｅ
Ｘ−ＯＲ）回路ａ１、論理積（ＡＮＤ）回路ａ２、フリ
ップフロップ回路ａ３が接続されて構成され、これら
は、テスタ１のチャネルの数だけ設けられる。１つのデ
ータ判定回路８に着目してみると、ＥＸ−ＯＲ回路ａ１
にＬＳＩ２からの出力データであるＤＡＴＡ１と、期待
値データであるＣＯＭ１とが入力される。出力データＤ
ＡＴＡ１と期待値データＣＯＭ１とが一致すれば、ＥＸ
−ＯＲ回路ａ１はロー（Ｌ）レベル（論理値０）を出力
し、出力データＤＡＴＡ１と期待値データＣＯＭ１とが
一致しない場合はハイ（Ｈ）レベル（論理値１）を出力
する。次のＡＮＤ回路ａ２には、入力としてＥＸ−ＯＲ
回路ａ１の出力、すなわち、出力データＤＡＴＡ１の判
定結果と、使用可否データＣＰＥ１とが入力され、使用
可否データＣＰＥ１によって実際に判定結果を処理回路
１０に出力するかどうかが制御される。すなわち、ＥＸ
−ＯＲ回路ａ１の出力は、ＬＳＩ２が正常に動作してい
る場合には、論理値０であり、異常であれば論理値１で
ある。ＡＮＤ回路ａ２において使用可否データＣＰＥ１
が論理値１であれば、出力データＤＡＴＡ１の異常を表
す論理値１が次のフリップフロップ回路ａ３に出力され
うる。使用可否データＣＰＥ１が論理値０であれば、Ｅ
Ｘ−ＯＲ回路ａ１からの出力が論理値１であっても、次
のフリップフロップ回路ａ３には、論理値０のＬレベル
が出力され、ＥＸ−ＯＲ回路ａ１の判定結果は無視され
ることになる。ＡＮＤ回路ａ２の出力は、フリップフロ
ップ回路ａ３によって、ストローブ信号ＳＴＲ１で与え
られるタイミングで保持され、処理回路１０に、フェイ
ル信号ＦＡＩＬ１として出力される。また、フリップフ
ロップ回路ａ３は、リセット信号ＲＳＴによって初期化
される。

【００１０】図３は、図１図示の実施例のテスタ１のス
トローブ判定回路９の具体的構成を示す図である。スト
ローブ判定回路９は、ストローブ信号ＳＴＲ１の出力を
判定し、その判定結果をフェイル信号ＦＡＩＬＳＴＲ
１として出力するストローブ判定回路９ａと、ストロー
ブ判定回路９ａに、クロック信号ＳＣＬＫを選択的に供
給する遅延回路９ｂとから成る。ストローブ判定回路９
ａは、ファンクションテストにおいて使用されるストロ
ーブ信号ＳＴＲ１〜ｙの数だけ必要となる。遅延回路９
ｂは、任意の数設けられてもよい。

【００１１】ストローブ判定回路９ａは、ＡＮＤ回路Ｆ
１５の出力を入力Ｄに入力するフリップフロップ（以
下、ＦＦと表記する）回路Ａ１６と、ＦＦ回路Ｂ１７
と、ＥＸ−ＮＯＲ回路Ｅ１９と、ＦＦ回路Ｃ１８とが接
続されて構成される。ＡＮＤ回路Ｆ１５は、Ｈレベル
（＋５Ｖ）の電圧供給源Ｖ１から抵抗Ｒ１を介して、一
方入力端子にＨレベルすなわち論理値１の電圧を入力さ
れ、ＦＦ回路Ａ１６の反転出力／Ｑの出力を他方入力端
子に入力する。したがって、ＡＮＤ回路Ｆ１５の一方入
力端子は、常に論理値１であり、他方入力端子が論理値
１を入力すれば論理値１、論理値０を入力すれば、論理
値０を出力する。したがって、一種の遅延回路として動
作する。

【００１２】ＦＦ回路Ａ１６は、ファンクションテスト
で使用されるストローブ信号のうちの１つであるストロ
ーブ信号ＳＴＲ１の立上がりエッジをラッチタイミング
として、入力Ｄから入力されるＡＮＤ回路Ｆ１５の出力
を保持し、一定の遅延をもって出力Ｑおよび反転出力／
Ｑの各端子に出力する。反転出力／Ｑからの出力は、Ａ
ＮＤ回路Ｆ１５を経て再び入力Ｄに入力され、ＦＦ回路
Ａ１６は、次のストローブ信号ＳＴＲ１でこの反転出力
／Ｑからの出力を保持する。したがって、ＦＦ回路Ａ１
６の出力は、ストローブ信号ＳＴＲ１が入力される毎に
反転することになる。

【００１３】ＦＦ回路Ｂ１７は、ＦＦ回路Ａ１６の出力
Ｑからの出力を入力Ｄに入力する。この入力は、ストロ
ーブ信号ＳＴＲ１と出力周期が等しく、かつ、ストロー
ブ信号ＳＴＲ１から予め定める遅延をもって供給される
クロック発生回路４からのクロック信号ＭＣＬＫをラッ
チタイミングとして保持される。さらに、ＦＦ回路Ｂ１
７は、入力Ｄからの入力を一定時間の遅延をもって出力
Ｑから出力する。

【００１４】ＥＸ−ＮＯＲ回路Ｅ１９は、ＦＦ回路Ｂ１
７の入力データを一方端子に、ＦＦ回路Ｂ１７の出力Ｑ
からの出力を他方端子に入力し、入力データは一致すれ
ば論理値１、すなわちＨレベルの出力データを出力し、
入力データは一致しなければ論理値０すなわちＬレベル
の出力データを一定時間の遅延をもって出力する。

【００１５】ＦＦ回路Ｃ１８は、ＥＸ−ＮＯＲ回路Ｅ１
９からの出力を入力Ｄから入力し、遅延回路９ｂからの
出力をラッチタイミングとして保持し、さらに一定時間
の遅延をもって出力Ｑから、フェイル信号ＦＡＩＬ＿Ｓ
ＴＲ１として出力する。

【００１６】ＦＦ回路Ａ１６の出力Ｑからの出力は、ス
トローブ信号ＳＴＲ１毎に反転し、一定時間の遅延をも
つてＦＦ回路Ｂ１７に入力される。ＦＦ回路Ｂ１７は、
１回のテスト周期（テストレート）の基準信号となるク
ロック信号ＭＣＬＫをラッチタイミングとして入力デー
タを保持し、さらに一定時間の遅延ののち、出力データ
を出力する。ＦＦ回路Ａ１６の出力Ｑからの出力が反転
してＦＦ回路Ｂ１７から出力されるまでの期間は、ＦＦ
回路Ｂ１７の入力と出力とは反転している。したがっ
て、この期間は、ＥＸ−ＮＯＲ回路Ｅ１９は、論理値０
すなわちＬレベルの出力データを出力する。ストローブ
信号ＳＴＲ１が与えられてＦＦ回路Ａ１６の出力が反転
しなければ、クロック信号ＭＣＬＫが与えられた後では
ＦＦ回路Ｂ１７の入力と出力とは同レベルであるのでＥ
Ｘ―ＮＯＲ回路Ｅ１９は、Ｈレベルの出力を保持する。
前述のＦＦ回路Ｂ１７の入力と出力とが反転し、かつＥ
Ｘ−ＮＯＲ回路Ｅ１９がＬレベルの出力データを出力す
る期間内に、ＦＦ回路Ｃ１８にラッチタイミングを与え
るような遅延回路９ｂを予め設けておけば、ＦＦ回路Ｃ
１８はストローブ信号ＳＴＲ１が出力されているか、い
ないかの正しい判定結果をフェイル信号ＦＡＩＬＳＴ
Ｒ１として出力することができる。

【００１７】遅延回路９ｂは、ＦＦ回路Ｄ２０とＡＮＤ
回路Ｇ２１とから成る。ＦＦ回路Ｄ２０は、入力ＤにＨ
レベルの電圧供給源Ｖ２から抵抗Ｒ２を介してＨレベ
ル、すなわち論理値１のデータが与えられ、クロック発
生回路４からのクロック信号ＭＣＬＫをラッチタイミン
グとして入力データを保持する。さらにＦＦ回路Ｄ２０
は、保持した入力データを一定の遅延をもって出力Ｑか
ら出力する。したがってＦＦ回路Ｄ２０の出力Ｑは、リ
セット信号ＲＳＴが与えられた後にＬレベルとなり、第
１のクロック信号ＭＣＬＫを入力した一定時間後は、Ｈ
レベルすなわち論理値１の出力データを一定値として出
力する。

【００１８】ＡＮＤ回路Ｇ２１は、ＦＦ回路Ｄ２０から
の出力を一方入力端子から入力し、クロック発生回路４
からクロック信号ＭＣＬＫを他方入力端子から入力す
る。したがってＡＮＤ回路Ｇ２１は、ＦＦ回路Ｄ２０が
リセット後の初期状態の間は、Ｌレベルの出力で、ＦＦ
回路Ｄ２０からの出力がＨレベルになった後は、クロッ
ク信号ＳＣＬＫを一定の遅延をもって出力する。しか
し、リセット後第１のクロック信号ＭＣＬＫを入力して
からＦＦ回路Ｄ２０からの出力がＨレベルになるまでの
遅延によって、第１のクロック信号ＭＣＬＫは出力しな
い。このＡＮＤ回路Ｇ２１の出力は、遅延回路９ｂから
のクロック信号ＳＣＬＫとして、ＦＦ回路Ｃ１８のクロ
ック入力ＣＬＫに入力される。

【００１９】また、ストローブ判定回路９を構成するＦ
Ｆ回路Ａ〜Ｄ１６，１７，１８，２０は、リセット信号
ＲＳＴによって初期化される。また、抵抗Ｒ１，Ｒ２は
Ｃ−ＭＯＳ形ＩＣのラッチアップを防止するための電流
制限抵抗である。

【００２０】図４は、図１図示の実施例のテスタ１の処
理回路１０の具体的な構成を示す図である。処理回路１
０はデータ判定回路８とストローブ判定回路９とからの
判定結果であるフェイル信号ＦＡＩＬ１〜ｎ，ＦＡＩＬ
ＳＴＲ１〜ｙをＯＲ回路Ｈ２４に入力し、ＯＲ回路Ｈ
２４は１つでも異常を示すデータがあるか、ないかを判
定結果として出力する。ＯＲ回路Ｈ２４の出力は、バッ
ファ回路Ｉ２５に与えられ、イネーブル信号ＥＮによっ
てデータバス２６を介してＣＰＵ２７に読込まれる。

【００２１】図５は、図３図示のストローブ判定回路９
の動作を説明するためのタイミングチャートである。ス
トローブ判定回路９を構成する各回路は、ストローブ信
号ＳＴＲ１〜ｙ、クロック信号ＭＣＬＫなどの各信号の
立上りに同期して動作する。図５においてｔ１で示すリ
セット信号ＲＳＴが入力されると、ｔ２に示すようにＦ
Ｆ回路Ａ１６の入力ＤはＨレベル（論理値１）に、ＦＦ
回路Ａ１６の出力ＱはＬレベル（論理値０）に、ＦＦ回
路Ｂ１７の出力ＱはＬレベル（論理値０）に、ＦＦ回路
Ｃ１８の出力ＱであるＦＡＩＬＳＴＲ１はＬレベル
（論理値０）に、ＦＦ回路Ｄ２０の出力ＱはＬレベル
（論理値０）にそれぞれ初期化される。また、ＦＦ回路
Ａ１６の出力ＱがＬレベル（論理値０）で、ＦＦ回路Ｂ
１７の出力ＱがＬレベル（論理値０）であるのでＥＸ―
ＮＯＲ回路Ｅ１９の初期値はＨレベル（論理値１）であ
る。

【００２２】ｔ３に示す第１のクロック信号ＭＣＬＫが
出力されると、これをラッチタイミングとして、ＦＦ回
路Ｂ１７は、ＦＦ回路Ａ１６からの出力データを保持
し、出力する。このとき、ＦＦ回路Ａ１６の出力は初期
値Ｌレベル（論理値０）のままであるから、ＦＦ回路Ｂ
１７の出力もＬレベル（論理値０）のまま変化しない。
ＦＦ回路Ｄ２０も、第１のクロック信号ＭＣＬＫをラッ
チタイミングとして動作するが、ＦＦ回路Ｄ２０は、抵
抗Ｒ２を介してＨレベル（論理値１）の電圧源から電圧
を供給されており、これを保持して、一定時間の遅延を
もってＨレベル（論理値１）の出力データを出力し、こ
の状態を保持する。このためＡＮＤ回路Ｇ２１を介して
クロック信号ＳＣＬＫがＦＦ回路Ｃ１８に与えられる。

【００２３】ｔ４に示すストローブ信号ＳＴＲ１が出力
されると、ＦＦ回路Ａ１６は、ＦＦ回路Ａ１６の入力Ｄ
の初期値であるＨレベル（論理値１）の入力データを保
持する。出力ＱはＨレベル（論理値１）の出力データ
を、反転出力／ＱはＬレベル（論理値０）の出力データ
を、それぞれ一定時間の遅延をもって出力する。このと
き、ＦＦ回路Ａ１６の出力Ｑおよび反転出力／Ｑは、初
期化された状態から反転していることになる。反転出力
／ＱのＬレベル（論理値０）の出力データは、ＡＮＤ回
路Ｆ１５に入力され、ＡＮＤ回路Ｆ１５は、Ｌレベル
（論理値０）の出力データを再びＦＦ回路Ａ１６の入力
Ｄに入力する。ＦＦ回路Ａ１６は、次のストローブ信号
ＳＴＲ１が入力されるまで、この状態を保持する。ＦＦ
回路Ａ１６の出力が初期化された状態から反転しても、
ＦＦ回路Ｂ１７は、クロック信号ＭＣＬＫが入力されな
いので初期値のままＬレベル（論理値０）である。した
がって、ＥＸ−ＮＯＲ回路Ｅ１９の出力は反転してＬレ
ベル（論理値０）となる。

【００２４】ｔ５に示すように、第２のクロック信号Ｍ
ＣＬＫが出力されると、これに同期して、ＦＦ回路Ｂ１
７はＦＦ回路Ａ１６の出力ＱからのＨレベル（論理値
１）の出力データを保持し、ｔ６に示すように一定時間
の遅延をもって出力ＱからＥＸ−ＮＯＲ回路Ｅ１９に出
力する。これによって、ＥＸ−ＮＯＲ回路Ｅ１９の入力
は、いずれもＨレベル（論理値１）となり、ＥＸ−ＮＯ
Ｒ回路Ｅ１９の出力はＨレベル（論理値１）となる。ク
ロック信号ＭＣＬＫに同期してＦＦ回路Ｄ２０も動作す
るが、前述のように、入力ＤがＨレベル（論理値１）で
一定であるのでＦＦ回路Ｄ２０はＨレベル（論理値１）
の一定した出力データを出力する。したがって、クロッ
ク発生回路４から出力されるクロック信号ＭＣＬＫは、
ＡＮＤ回路Ｇ２１を介してＦＦ回路Ｃ１８に入力され、
ＦＦ回路Ｃ１８はｔ７に示すようにＦＦ回路Ｇ１７のラ
ッチタイミングから出力までの遅延の間に、ＥＸ−ＮＯ
Ｒ回路Ｅ１９のＬレベル（論理値０）の出力を保持する
ことになる。したがってＦＦ回路Ｃ１８の出力データで
あり、ストローブ信号ＳＴＲ１発生の判定結果であるフ
ェイル信号ＦＡＩＬＳＴＲ１は、初期値から一定でＬ
レベル（論理値０）を示す。

【００２５】ｔ８は、なんらかの障害によって、ストロ
ーブ信号ＳＴＲ１が出力されなくなった場合を示す。ｔ
８の破線で示すストローブ信号ＳＴＲ１が出力されない
とき、ＦＦ回路Ａ１６は、ストローブ信号ＳＴＲ１の入
力がないのでラッチタイミングが得られない。したがっ
て、ＡＮＤ回路Ｆ１５を介して入力されているＦＦ回路
Ａ１６のＬレベル（論理値０）の反転出力／Ｑの出力デ
ータを取り込めない。したがってＦＦ回路Ａ１６の出力
Ｑは、ｔ９に示すように反転せずＨレベル（論理値１）
の一定出力データとなる。

【００２６】ｔ１０に示す次のクロック信号ＭＣＬＫが
出力されると、ＦＦ回路Ｂ１７は、Ｈレベル（論理値
１）の一定出力データとなったＦＦ回路Ａ１６からの出
力を保持するので、ＦＦ回路Ｂ１７の出力もＨレベル
（論理値１）の一定出力データとなる。したがって、ｔ
１１に示すように、ＦＦ回路Ａ１６の出力は反転してい
るがＦＦ回路Ｂ１７の出力は反転していないという期間
がなくなり、かつＦＦ回路Ａ，Ｂ１６，１７の出力は同
レベルで一定となるので、ＥＸ−ＮＯＲ回路Ｅ１９の出
力もまたＨレベル（論理値１）で一定となる。

【００２７】ｔ１２のクロック信号ＳＣＬＫは、遅延回
路９ｂのＡＮＤ回路Ｇ２１を介して、ＦＦ回路Ｃ１８に
ラッチタイミングを与える。ＦＦ回路Ｃ１８は、Ｈレベ
ル（論理値１）で一定となったＥＸ−ＮＯＲ回路Ｅ１９
の出力を保持し、一定時間の遅延をもってストローブ信
号ＳＴＲ１発生の有無の判定結果として、Ｈレベル（論
理値１）で一定のフェイル信号ＦＡＩＬＳＴＲ１を出
力する。この、Ｈレベル（論理値１）のフェイル信号Ｆ
ＡＩＬＳＴＲ１は、ストローブ信号が発生していない
ことを示すものである。

【００２８】以上のように本実施例によれば、テスタ１
にストローブ判定回路９を備えることによって、ストロ
ーブ信号ＳＴＲ１〜ｙ発生の判定結果を、ファンクショ
ンテストの判定結果と同時にＣＰＵ２７で処理すること
ができるので、ＬＳＩ２のファンクションテストのたび
にストローブ信号ＳＴＲ１〜ｙが正常に発生しているか
どうかを診断でき、テスタ１の信頼性を向上し、特別に
テスタ１を検査する手間と時間を省くことができる。

【００２９】

【発明の効果】以上のように本発明によれば、半導体集
積回路の試験装置において、ストローブ判定手段はクロ
ック信号に応答してストローブ信号の発生の有無を判定
する。処理手段はストローブ信号が発生し、かつ半導体
集積回路から試験条件に対応して予め定める出力が導出
されるときにのみ半導体集積回路の動作が正常であると
判定する。したがって、ストローブ信号発生の有無の診
断が半導体集積回路の試験の都度実施でき、試験装置の
信頼性を向上するとともに、試験装置の診断のためにか
かる時間と手間を省くことができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるテスタ１の全体の構成
を示すブロック図である。

【図２】図１図示の実施例のテスタ１のデータ判定回路
８の構成を示すブロック図である。

【図３】図１図示の実施例のテスタ１のストローブ判定
回路９の電気回路図である。

【図４】図１図示の実施例のテスタ１の処理回路１０の
構成を示すブロック図である。

【図５】図１図示の実施例のテスタ１のストローブ判定
回路９の動作を説明するためのタイミングチャートであ
る。

【符号の説明】

１半導体集積回路の試験装置（テスタ）２半導体集積回路（ＬＳＩ）４クロック発生回路９ストローブ判定回路１０処理回路

Claims

【特許請求の範囲】

【請求項１】半導体集積回路に予め定める試験条件を
与え、半導体集積回路からの出力を予め定めるタイミン
グで発生するストローブ信号に同期して判定する半導体
集積回路の試験装置において、ストローブ信号を発生すべきタイミングの基準となるク
ロック信号を発生するクロック発生手段と、クロック信号に応答して、ストローブ信号の発生の有無
を判定するストローブ判定手段と、半導体集積回路からのストローブ信号に同期した出力の
判定結果およびストローブ判定手段からの判定結果に応
答し、ストローブ信号が発生し、かつ半導体集積回路か
ら試験条件に対応して予め定める出力が導出されるとき
にのみ、半導体集積回路の動作が正常であると判定する
処理手段とを含むことを特徴とする半導体集積回路の試
験装置。