JPH06100976B2 - ブレーク点認識装置 - Google Patents
ブレーク点認識装置Info
- Publication number
- JPH06100976B2 JPH06100976B2 JP59203898A JP20389884A JPH06100976B2 JP H06100976 B2 JPH06100976 B2 JP H06100976B2 JP 59203898 A JP59203898 A JP 59203898A JP 20389884 A JP20389884 A JP 20389884A JP H06100976 B2 JPH06100976 B2 JP H06100976B2
- Authority
- JP
- Japan
- Prior art keywords
- break point
- address
- signal
- memory
- random access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Electronic Switches (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はコンピュータの分野に関する。コンピュータ・
システムは、種々のデバッグや診断機能を成すためブレ
ーク点の使用を必要としている。ブレーク点は、コンピ
ュータ・システムで認識されるべき特定のステートを示
すビット・パターンである。ブレーク点信号は、上記ス
テートが現在存在している処理ユニットに信号を与え
る。ブレーク点論理回路は、オペレータが特定の点で他
の素子を検査しようとする際その特定の点で特定の条件
が存在しているかどうかを決定する時の有効なルーツと
なり、デバッグや診断機能を助ける。
システムは、種々のデバッグや診断機能を成すためブレ
ーク点の使用を必要としている。ブレーク点は、コンピ
ュータ・システムで認識されるべき特定のステートを示
すビット・パターンである。ブレーク点信号は、上記ス
テートが現在存在している処理ユニットに信号を与え
る。ブレーク点論理回路は、オペレータが特定の点で他
の素子を検査しようとする際その特定の点で特定の条件
が存在しているかどうかを決定する時の有効なルーツと
なり、デバッグや診断機能を助ける。
従来の技術 代表的なコンピュータ・システムあるいは周辺のデバッ
グ診断システム、例えばロジック解析機器は別々のレジ
スタを用いることによってブレーク点を実行する。１つ
のレジスタは複数のビットを記憶する記憶素子である。
このレジスタの各ビットは、デジタル・コンピュータ・
システムで共通のように、論理値“0"または論理値“1"
にすることができる。ブレーク点は、レジスタに記憶さ
れた論理値“1"と“0"とのビット・パターンである。レ
ジスタの出力は普通コンパレータに接続され、コンパレ
ータが、レジスタの現在のステートすなわち設定ブレー
ク点と、アドレス・ラインや種々の他の制御ラインに存
在する実際の条件とを比較する。ブレーク点レジスタの
内容がアドレス・ラインまたは制御ラインの信号と等し
い時、コンパレータは、レジスタとアドレス及び制御ラ
インが等しいすなわちブレーク点が認識されたことを示
す信号を出力する。この信号は代表的にはコンピュータ
・システムに割込み、周辺診断システムをエネーブルす
る。このブレーク点は、コンピュータ・システムで実行
されている処理のホールトあるいは終了を可能にする。
これとは別に、ブレーク点が、コンピュータ・システム
の内部ステートの幾つかの部分を捕獲することのできる
周辺診断システムをストップまたはスタートさせてもよ
い。
グ診断システム、例えばロジック解析機器は別々のレジ
スタを用いることによってブレーク点を実行する。１つ
のレジスタは複数のビットを記憶する記憶素子である。
このレジスタの各ビットは、デジタル・コンピュータ・
システムで共通のように、論理値“0"または論理値“1"
にすることができる。ブレーク点は、レジスタに記憶さ
れた論理値“1"と“0"とのビット・パターンである。レ
ジスタの出力は普通コンパレータに接続され、コンパレ
ータが、レジスタの現在のステートすなわち設定ブレー
ク点と、アドレス・ラインや種々の他の制御ラインに存
在する実際の条件とを比較する。ブレーク点レジスタの
内容がアドレス・ラインまたは制御ラインの信号と等し
い時、コンパレータは、レジスタとアドレス及び制御ラ
インが等しいすなわちブレーク点が認識されたことを示
す信号を出力する。この信号は代表的にはコンピュータ
・システムに割込み、周辺診断システムをエネーブルす
る。このブレーク点は、コンピュータ・システムで実行
されている処理のホールトあるいは終了を可能にする。
これとは別に、ブレーク点が、コンピュータ・システム
の内部ステートの幾つかの部分を捕獲することのできる
周辺診断システムをストップまたはスタートさせてもよ
い。
この捕獲の終了によりオペレータはコンピュータ・シス
テムの種々の内容を精査することができ、コンピュータ
・システムが認識の時点すなわちブレーク点で適当なス
テートにあるかどうかを決定する。
テムの種々の内容を精査することができ、コンピュータ
・システムが認識の時点すなわちブレーク点で適当なス
テートにあるかどうかを決定する。
発明が解決しようとする問題点 上記のように、代表的なブレーク点論理回路の実行はレ
ジスタとコンパレータの使用を介して行われる。この実
行における不利の一つは、一時に１つのレジスタにロー
ドできるブレーク点のアドレスは１つしかないことであ
る。従って、所望のブレーク点に対して、個々のブレー
ク点レジスタと、対応するコンパレータと、それらを相
互に接続するラインとが必要になる。すなわち、複数の
ブレーク点の実行をさせるためには複数のブレーク点レ
ジスタとコンパレータと相互接続用ラインとを必要とす
る。このことは、ブレーク点の数が増すにつれてハード
ウエアの複雑さを増してしまうことを意味する。また、
ブレーク点回路の価格を上げてしまう不利もある。
ジスタとコンパレータの使用を介して行われる。この実
行における不利の一つは、一時に１つのレジスタにロー
ドできるブレーク点のアドレスは１つしかないことであ
る。従って、所望のブレーク点に対して、個々のブレー
ク点レジスタと、対応するコンパレータと、それらを相
互に接続するラインとが必要になる。すなわち、複数の
ブレーク点の実行をさせるためには複数のブレーク点レ
ジスタとコンパレータと相互接続用ラインとを必要とす
る。このことは、ブレーク点の数が増すにつれてハード
ウエアの複雑さを増してしまうことを意味する。また、
ブレーク点回路の価格を上げてしまう不利もある。
それ故、本発明の目的は、ハードウエアの複雑さや価格
を増大させることなく、可能なブレーク点の数を増大で
きるようにすることにある。
を増大させることなく、可能なブレーク点の数を増大で
きるようにすることにある。
また、本発明の目的は単一のブレーク点のハードウエア
の価格を減少させることにある。
の価格を減少させることにある。
問題点を解決するための手段 かかる目的を達成するため、本発明によれば、ブレーク
点認識データを記憶し、記憶したブレーク点認識データ
をアドレス信号に応答してアクセスするアドレス手段を
有する複数のメモリ手段と、該複数のメモリ手段からア
クセスされたブレーク点認識データに応答して蓋然的な
ブレーク点認識信号を発生する論理手段と、前記アドレ
ス信号をブレーク点コードを含めて前記アドレス手段に
与えるプロセッサ手段とを備え、該プロセッサ手段が、
前記蓋然的ブレーク点認識信号に応答して前記アドレス
信号を実際のブレーク点リストに対して比較し、該アド
レス信号が前記実際ブレーク点リストにあるときブレー
ク点割込みを行うことを特徴とするブレーク点認識装置
が提供される。
点認識データを記憶し、記憶したブレーク点認識データ
をアドレス信号に応答してアクセスするアドレス手段を
有する複数のメモリ手段と、該複数のメモリ手段からア
クセスされたブレーク点認識データに応答して蓋然的な
ブレーク点認識信号を発生する論理手段と、前記アドレ
ス信号をブレーク点コードを含めて前記アドレス手段に
与えるプロセッサ手段とを備え、該プロセッサ手段が、
前記蓋然的ブレーク点認識信号に応答して前記アドレス
信号を実際のブレーク点リストに対して比較し、該アド
レス信号が前記実際ブレーク点リストにあるときブレー
ク点割込みを行うことを特徴とするブレーク点認識装置
が提供される。
実施例 第１図には、本発明に利用されるプロセッサ10が、LSA
（最下位アドレス）RAM12とMSA（最上位アドレス）RAM1
4とCC（制御コード）RAMとに、それぞれLSAバス18とMSA
バス20とCCバスとを介して接続されている様子が示され
ている。CCバスは、メモリ・リード、メモリ・ライト、
ブレーク点を適正にするのに用いる他の機能等を示す信
号を含んでいる。またCCバスはメモリ・アドレスの一部
を含んでいる。RAM12、14は例えば単一出力の4K（409
6）ビット×１ビットのアレイ状のRAMであるが、当業者
ならば本発明はメモリ・サイズとは無関係であることを
理解されるであろう。RAM12、14及び16のそれぞれは対
応するバス18、20及び22によってアドレスされた出力ビ
ットを有する。
（最下位アドレス）RAM12とMSA（最上位アドレス）RAM1
4とCC（制御コード）RAMとに、それぞれLSAバス18とMSA
バス20とCCバスとを介して接続されている様子が示され
ている。CCバスは、メモリ・リード、メモリ・ライト、
ブレーク点を適正にするのに用いる他の機能等を示す信
号を含んでいる。またCCバスはメモリ・アドレスの一部
を含んでいる。RAM12、14は例えば単一出力の4K（409
6）ビット×１ビットのアレイ状のRAMであるが、当業者
ならば本発明はメモリ・サイズとは無関係であることを
理解されるであろう。RAM12、14及び16のそれぞれは対
応するバス18、20及び22によってアドレスされた出力ビ
ットを有する。
RAM12、14、16は通常時リード・モードにあり、ライト
・ストローブ信号がプロセッサ10によりライト・ストロ
ーブ・ライン24に与えられない限り各バス18、20、22に
アドレスされたビットがRAM出力に出されている。ライ
トすなわち書込みを成すため、プロセッサ10はデータ・
ビット・ライン26に“1"または“0"のデータ・ビット信
号を与え、またライト・ストローブ信号をライン24に与
える。
・ストローブ信号がプロセッサ10によりライト・ストロ
ーブ・ライン24に与えられない限り各バス18、20、22に
アドレスされたビットがRAM出力に出されている。ライ
トすなわち書込みを成すため、プロセッサ10はデータ・
ビット・ライン26に“1"または“0"のデータ・ビット信
号を与え、またライト・ストローブ信号をライン24に与
える。
RAM12、14、16は１つのANDゲート28に接続されている。
LSA RAM12はLSAビット・ライン30にLSAビット信号を与
える。MSA RAM12はMSAビット信号をMSAビット・ライン3
2に与える。CC RAM16はCCビット信号をCCビット・ライ
ン34に与える。従って、RAM12、14、16の出力はそれぞ
れライン30、32、34に与えられる。ライン30、32、34は
ANDゲート28の入力へ接続されている。このANDゲート28
は、プロセッサ10に接続されたブレーク点割込みライン
36にブレーク点割込み信号を与える。
LSA RAM12はLSAビット・ライン30にLSAビット信号を与
える。MSA RAM12はMSAビット信号をMSAビット・ライン3
2に与える。CC RAM16はCCビット信号をCCビット・ライ
ン34に与える。従って、RAM12、14、16の出力はそれぞ
れライン30、32、34に与えられる。ライン30、32、34は
ANDゲート28の入力へ接続されている。このANDゲート28
は、プロセッサ10に接続されたブレーク点割込みライン
36にブレーク点割込み信号を与える。
プロセッサ10は、ライン18、20、22にブレーク点アドレ
スを与えまたライト・ストローブ信号をライン24に与え
た状態でライン26にデータを１ビット与えることによ
り、RAM12、14、16にブレーク点を書込む。ライト・ス
トローブ信号により、バス18、20、22のアドレスの対応
ビット・ロケーションにその書込みが行なわれる。その
後、同じアドレスがライン18、20、22に示されると、ラ
イン30、32、34の対応する出力が全て“真”である場合
には、ANDゲート28はライン36に信号を出力し、これに
より、ブレーク点の認識の信号を出す。このブレーク点
の認識はプロセッサに割込みをかけるもので診断及びデ
バッグ動作を可能にする。３つの通常の部品、例えばAd
vanced Micro DeviceInc.によるAD−2147−35の部品番
号を持つRAM及び通常の３入力ANDゲートの使用により、
本発明による実施例は多ブレーク点を可能にしているこ
とに注目されたい。もし１個のRAMが用いられるならばA
NDゲートの使用は不要になりRAMの出力ラインはブレー
ク点信号を直接出すことができることを、当業者ならば
理解されたい。
スを与えまたライト・ストローブ信号をライン24に与え
た状態でライン26にデータを１ビット与えることによ
り、RAM12、14、16にブレーク点を書込む。ライト・ス
トローブ信号により、バス18、20、22のアドレスの対応
ビット・ロケーションにその書込みが行なわれる。その
後、同じアドレスがライン18、20、22に示されると、ラ
イン30、32、34の対応する出力が全て“真”である場合
には、ANDゲート28はライン36に信号を出力し、これに
より、ブレーク点の認識の信号を出す。このブレーク点
の認識はプロセッサに割込みをかけるもので診断及びデ
バッグ動作を可能にする。３つの通常の部品、例えばAd
vanced Micro DeviceInc.によるAD−2147−35の部品番
号を持つRAM及び通常の３入力ANDゲートの使用により、
本発明による実施例は多ブレーク点を可能にしているこ
とに注目されたい。もし１個のRAMが用いられるならばA
NDゲートの使用は不要になりRAMの出力ラインはブレー
ク点信号を直接出すことができることを、当業者ならば
理解されたい。
また、当業者ならば、ブレーク点の指示はANDゲートに
替えて論理値“0"の使用とORゲートの使用とによって実
行できることも理解されたい。従って、本発明は図示さ
れた特定の実施例には限られない。
替えて論理値“0"の使用とORゲートの使用とによって実
行できることも理解されたい。従って、本発明は図示さ
れた特定の実施例には限られない。
ライン18、20にそれぞれ与えられた最下位アドレス及び
最上位アドレスはコンピュータ・システムに置かれたメ
モリをアクセスするのに用いられるアドレスである。ラ
イン22の制御コード信号は、種々の形式のメモリ・アク
セス、例えばデータ・リード、データ・ライト、オペレ
ーション・コード・フェッチ、キャッシュ・フラッシ
ュ、キャッシュ・フィルのメモリ・アクセスを示してい
る。これらの制御コードは、オペレータに、特定のアド
レスが認識されたかどうかだけでなく対応するコードが
同時に生じたかどうかをも決定する柔軟性すなわちフレ
キシビリティを与える。
最上位アドレスはコンピュータ・システムに置かれたメ
モリをアクセスするのに用いられるアドレスである。ラ
イン22の制御コード信号は、種々の形式のメモリ・アク
セス、例えばデータ・リード、データ・ライト、オペレ
ーション・コード・フェッチ、キャッシュ・フラッシ
ュ、キャッシュ・フィルのメモリ・アクセスを示してい
る。これらの制御コードは、オペレータに、特定のアド
レスが認識されたかどうかだけでなく対応するコードが
同時に生じたかどうかをも決定する柔軟性すなわちフレ
キシビリティを与える。
種々のRAMへのアドレス・ラインの割り当てにより同時
にセットされるブレーク点のクラスが定められる。例え
ば、プログラムが単一のメモリ・シーケンス中に排他的
に実行され且つMSAバスとCCバスとがセグメント・アド
レス・ビットと制御コードとで専有されている場合を想
定されたい。この場合には、プログラム中の任意の数の
ロケーションが、LSA RAMに適当なロケーションをセッ
トすることにより、ブレーク点として利用され得る。
にセットされるブレーク点のクラスが定められる。例え
ば、プログラムが単一のメモリ・シーケンス中に排他的
に実行され且つMSAバスとCCバスとがセグメント・アド
レス・ビットと制御コードとで専有されている場合を想
定されたい。この場合には、プログラム中の任意の数の
ロケーションが、LSA RAMに適当なロケーションをセッ
トすることにより、ブレーク点として利用され得る。
他方、プロセッサ10が、RAM12、14、16の対応ビットを
セットすることにより、ブレーク点〔X,Y,Z,（それぞれ
RAM12、14、16に対するアドレス）〕を定め、また、プ
ロセッサ10が、RAM12、14、16の対応ビットをセットす
ることにより、第２のブレーク点アドレス〔A,B,C〕を
定めた場合を考える。点〔A,B,C〕及び〔X,Y,Z〕でのブ
レーク点の認識に加えて、“偽（spurious）”のブレー
ク点が点〔A,B,Z〕，〔A,Y,C〕，〔A,Y,Z〕，〔X,B,
C〕，〔X,B,Z〕及び〔X,Y,C〕で認識されるであろう。
セットすることにより、ブレーク点〔X,Y,Z,（それぞれ
RAM12、14、16に対するアドレス）〕を定め、また、プ
ロセッサ10が、RAM12、14、16の対応ビットをセットす
ることにより、第２のブレーク点アドレス〔A,B,C〕を
定めた場合を考える。点〔A,B,C〕及び〔X,Y,Z〕でのブ
レーク点の認識に加えて、“偽（spurious）”のブレー
ク点が点〔A,B,Z〕，〔A,Y,C〕，〔A,Y,Z〕，〔X,B,
C〕，〔X,B,Z〕及び〔X,Y,C〕で認識されるであろう。
Ａ＝Ｘ及びＢ＝Ｙである場合には、上記の８つの点はた
った２つのブレーク点になることに注意されたい。多く
の場合、RAMへのアドレス・ラインは、同時にセットさ
れうるブレーク点が単一のRAMだけに与えられるアドレ
スにおいて異なるように、選択されうる。
った２つのブレーク点になることに注意されたい。多く
の場合、RAMへのアドレス・ラインは、同時にセットさ
れうるブレーク点が単一のRAMだけに与えられるアドレ
スにおいて異なるように、選択されうる。
アドレス・ラインが所望のフレキシビリテイを与えるよ
うには接続できない場合、偽のブレーク点の１つがアク
セスされたときシステムが自動的に続行するのを可能に
してもよい。システムはメモリの或る部分に所望のブレ
ーク点のテーブルを保持している。ブレーク点に当たっ
たとき、プロセッサのマイクロ・コードが、ブレーク点
を取扱うコードに自動的に方向付けされる。このコード
は所望のブレーク点のリストを走査し、実際のアドレス
に対する値を比較する。そのアドレスが偽のブレーク点
からのものであると分かると、実行が再開される。そう
でない場合には正常なブレーク点割込みが行われる。
うには接続できない場合、偽のブレーク点の１つがアク
セスされたときシステムが自動的に続行するのを可能に
してもよい。システムはメモリの或る部分に所望のブレ
ーク点のテーブルを保持している。ブレーク点に当たっ
たとき、プロセッサのマイクロ・コードが、ブレーク点
を取扱うコードに自動的に方向付けされる。このコード
は所望のブレーク点のリストを走査し、実際のアドレス
に対する値を比較する。そのアドレスが偽のブレーク点
からのものであると分かると、実行が再開される。そう
でない場合には正常なブレーク点割込みが行われる。
当業者ならば多数のビット出力を有するRAMも使いうる
ことを理解されたい。多数のビットは、特定のブレーク
点を識別する直接コードとなりうるし、別の機能を果た
す他のRAM等に対するベクトルとしても用いうる。
ことを理解されたい。多数のビットは、特定のブレーク
点を識別する直接コードとなりうるし、別の機能を果た
す他のRAM等に対するベクトルとしても用いうる。
発明の効果 本発明によれば、ブレーク点認識データを記憶してその
データをアドレス信号に応答してアクセスできる複数の
メモリと、該メモリからアクセスされたブレーク点認識
データに応答して蓋然的なブレーク点認識信号を発生す
る論理手段と、アドレス信号をブレーク点コードを含め
てメモリのアドレス手段に与えるプロセッサとを備え、
該プロセッサが、前記蓋然的ブレーク点認識信号に応答
してアドレス信号を実際のブレーク点リストに対して比
較し、該アドレス信号が実際ブレーク点リストにあれば
ブレーク点割込みを行うので、複数のメモリ手段を使用
しつつ単一のブレーク点認識装置を提供でき、これによ
り、ブレーク点回路を複雑にせず、価格も増大させるこ
とがなくなる。
データをアドレス信号に応答してアクセスできる複数の
メモリと、該メモリからアクセスされたブレーク点認識
データに応答して蓋然的なブレーク点認識信号を発生す
る論理手段と、アドレス信号をブレーク点コードを含め
てメモリのアドレス手段に与えるプロセッサとを備え、
該プロセッサが、前記蓋然的ブレーク点認識信号に応答
してアドレス信号を実際のブレーク点リストに対して比
較し、該アドレス信号が実際ブレーク点リストにあれば
ブレーク点割込みを行うので、複数のメモリ手段を使用
しつつ単一のブレーク点認識装置を提供でき、これによ
り、ブレーク点回路を複雑にせず、価格も増大させるこ
とがなくなる。
第１図は本発明の一実施例による、ブレーク点論理回路
をプロセッサに接続して示す回路図である。 10……プロセッサ、12……LSA（最下位アドレス）RAM、
14……MSA（（最上位アドレス）RAM、16……CC（制御コ
ード）RAM、18、20、22……アドレス・バス、24……ラ
イト・ストローブ・ライン、26……データ・ビット・ラ
イン、28……ANDゲート、36……ブレーク点割込みライ
ン。
をプロセッサに接続して示す回路図である。 10……プロセッサ、12……LSA（最下位アドレス）RAM、
14……MSA（（最上位アドレス）RAM、16……CC（制御コ
ード）RAM、18、20、22……アドレス・バス、24……ラ
イト・ストローブ・ライン、26……データ・ビット・ラ
イン、28……ANDゲート、36……ブレーク点割込みライ
ン。
フロントページの続き (56)参考文献 特開 昭54−133858（ＪＰ，Ａ) 特開 昭56−121155（ＪＰ，Ａ) 特開 昭58−158752（ＪＰ，Ａ)
Claims (5)
- 【請求項１】ブレーク点認識データを記憶し、記憶した
ブレーク点認識データをアドレス信号に応答してアクセ
スするアドレス手段を有する複数のメモリ手段と、 該複数のメモリ手段からアクセスされたブレーク点認識
データに応答して蓋然的なブレーク点認識信号を発生す
る論理手段と、 前記アドレス信号をブレーク点コードを含めて前記アド
レス手段に与えるプロセッサ手段であって、前記蓋然的
ブレーク点認識信号に応答して前記アドレス信号を実際
のブレーク点リストに対して比較し、該アドレス信号が
前記実際ブレーク点リストにあるときブレーク点割込み
を行うプロセッサ手段と から成るブレーク点認識装置。 - 【請求項２】メモリ手段の１つは、最下位アドレス入力
コード信号に応答するランダムアクセスメモリであるこ
とを特徴とする特許請求の範囲第１項記載の装置。 - 【請求項３】メモリ手段の１つは、最上位アドレス入力
コード信号に応答するランダムアクセスメモリであるこ
とを特徴とする特許請求の範囲第１項記載の装置。 - 【請求項４】メモリ手段の１つは、制御コード入力コー
ド信号に応答するランダムアクセスメモリであることを
特徴とする特許請求の範囲第１項記載の装置。 - 【請求項５】複数のメモリ手段は、最下位アドレスコー
ド信号と最上位アドレスコード信号と制御コード信号と
に応答する複数のランダムアクセスメモリを含み、前記
論理手段は、前記複数のランダムアクセスメモリの出力
に接続された入力を有する一致論理ゲートから成ること
を特徴とする特許請求の範囲第１項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/537,039 US4675646A (en) | 1983-09-29 | 1983-09-29 | RAM based multiple breakpoint logic |
| US537039 | 1983-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60168244A JPS60168244A (ja) | 1985-08-31 |
| JPH06100976B2 true JPH06100976B2 (ja) | 1994-12-12 |
Family
ID=24140922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203898A Expired - Lifetime JPH06100976B2 (ja) | 1983-09-29 | 1984-09-28 | ブレーク点認識装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4675646A (ja) |
| EP (1) | EP0136168B1 (ja) |
| JP (1) | JPH06100976B2 (ja) |
| AT (1) | ATE52629T1 (ja) |
| AU (1) | AU566775B2 (ja) |
| CA (1) | CA1216363A (ja) |
| DE (1) | DE3482220D1 (ja) |
| NO (1) | NO843895L (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1271231A (en) * | 1985-10-29 | 1990-07-03 | Her Majesty The Queen, In Right Of Canada, As Represented By The Ministe R Of National Defence | High speed digital direct access filter for tracking or excision of parametric signal data |
| US5165027A (en) * | 1986-01-24 | 1992-11-17 | Intel Corporation | Microprocessor breakpoint apparatus |
| US4860195A (en) * | 1986-01-24 | 1989-08-22 | Intel Corporation | Microprocessor breakpoint apparatus |
| US5249278A (en) * | 1986-01-24 | 1993-09-28 | Intel Corporation | Microprocessor breakpoint apparatus |
| US5053944A (en) * | 1986-01-24 | 1991-10-01 | Intel Corporation | Microprocessor breakpoint apparatus |
| US4752763A (en) * | 1986-07-11 | 1988-06-21 | Mai Basic Four, Inc. | Binary comparison circuit with selectable binary digit override |
| US4961067A (en) * | 1986-07-28 | 1990-10-02 | Motorola, Inc. | Pattern driven interrupt in a digital data processor |
| US4819234A (en) * | 1987-05-01 | 1989-04-04 | Prime Computer, Inc. | Operating system debugger |
| EP0383981A1 (de) * | 1989-02-23 | 1990-08-29 | Siemens Aktiengesellschaft | Datenselektor |
| US5168499A (en) * | 1990-05-02 | 1992-12-01 | California Institute Of Technology | Fault detection and bypass in a sequence information signal processor |
| EP0750252A3 (de) * | 1990-10-30 | 1997-02-19 | Siemens Ag | Einrichtung zum Vergleich zweier dual kodierter Daten mit mindenstens 2-bit-breiten Speichern |
| US5239642A (en) * | 1991-04-02 | 1993-08-24 | Motorola, Inc. | Data processor with shared control and drive circuitry for both breakpoint and content addressable storage devices |
| JP2505950B2 (ja) * | 1991-05-13 | 1996-06-12 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ハ―ドウェア支援ブレ―クポイント・システム |
| DE69228980T2 (de) * | 1991-12-06 | 1999-12-02 | National Semiconductor Corp., Santa Clara | Integriertes Datenverarbeitungssystem mit CPU-Kern und unabhängigem parallelen, digitalen Signalprozessormodul |
| JP2734468B2 (ja) * | 1992-01-24 | 1998-03-30 | 三菱電機株式会社 | プロセッサ |
| US5440710A (en) * | 1994-03-08 | 1995-08-08 | Exponential Technology, Inc. | Emulation of segment bounds checking using paging with sub-page validity |
| US5652872A (en) * | 1994-03-08 | 1997-07-29 | Exponential Technology, Inc. | Translator having segment bounds encoding for storage in a TLB |
| US5664159A (en) * | 1994-03-08 | 1997-09-02 | Exponential Technology, Inc. | Method for emulating multiple debug breakpoints by page partitioning using a single breakpoint register |
| US5704034A (en) * | 1995-08-30 | 1997-12-30 | Motorola, Inc. | Method and circuit for initializing a data processing system |
| JP3846939B2 (ja) * | 1995-08-30 | 2006-11-15 | フリースケール セミコンダクター インコーポレイテッド | データプロセッサ |
| US5964893A (en) * | 1995-08-30 | 1999-10-12 | Motorola, Inc. | Data processing system for performing a trace function and method therefor |
| US5737516A (en) * | 1995-08-30 | 1998-04-07 | Motorola, Inc. | Data processing system for performing a debug function and method therefor |
| US6192427B1 (en) * | 1997-05-02 | 2001-02-20 | Texas Instruments Incorporated | Input/output buffer managed by sorted breakpoint hardware/software |
| US5931956A (en) * | 1997-06-10 | 1999-08-03 | Atmel Corporation | Digital circuit using memory for monitoring signals for occurrences of predefined breakpoint conditions |
| US6182208B1 (en) | 1998-08-14 | 2001-01-30 | Lucent Technologies, Inc. | System for debugging (N) break points by dividing a computer program to (n+1) regions each contains no break point and using two registers to define the start and end addresses of each region |
| US6598178B1 (en) * | 1999-06-01 | 2003-07-22 | Agere Systems Inc. | Peripheral breakpoint signaler |
| US6931572B1 (en) | 1999-11-30 | 2005-08-16 | Synplicity, Inc. | Design instrumentation circuitry |
| US6823497B2 (en) | 1999-11-30 | 2004-11-23 | Synplicity, Inc. | Method and user interface for debugging an electronic system |
| US6581191B1 (en) * | 1999-11-30 | 2003-06-17 | Synplicity, Inc. | Hardware debugging in a hardware description language |
| US7065481B2 (en) | 1999-11-30 | 2006-06-20 | Synplicity, Inc. | Method and system for debugging an electronic system using instrumentation circuitry and a logic analyzer |
| US7356786B2 (en) * | 1999-11-30 | 2008-04-08 | Synplicity, Inc. | Method and user interface for debugging an electronic system |
| US7072818B1 (en) * | 1999-11-30 | 2006-07-04 | Synplicity, Inc. | Method and system for debugging an electronic system |
| US7222315B2 (en) * | 2000-11-28 | 2007-05-22 | Synplicity, Inc. | Hardware-based HDL code coverage and design analysis |
| US6735652B2 (en) * | 2001-05-03 | 2004-05-11 | Texas Instruments Incorporated | Detecting the occurrence of desired values on a bus |
| US20020188813A1 (en) * | 2001-05-04 | 2002-12-12 | Hugo Cheung | On-chip hardware breakpoint generator with comprehensive memory operation detection |
| GB2384582A (en) * | 2002-01-28 | 2003-07-30 | Ericsson Telefon Ab L M | Software correction |
| US20030225838A1 (en) * | 2002-05-31 | 2003-12-04 | International Business Machines Corporation | Method and apparatus for implementing extended breakpoint notification |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3937938A (en) * | 1974-06-19 | 1976-02-10 | Action Communication Systems, Inc. | Method and apparatus for assisting in debugging of a digital computer program |
| US4080650A (en) * | 1976-07-28 | 1978-03-21 | Bell Telephone Laboratories, Incorporated | Facilitating return from an on-line debugging program to a target program breakpoint |
| US4100532A (en) * | 1976-11-19 | 1978-07-11 | Hewlett-Packard Company | Digital pattern triggering circuit |
| US4176394A (en) * | 1977-06-13 | 1979-11-27 | Sperry Rand Corporation | Apparatus for maintaining a history of the most recently executed instructions in a digital computer |
| US4293950A (en) * | 1978-04-03 | 1981-10-06 | Nippon Telegraph And Telephone Public Corporation | Test pattern generating apparatus |
| JPS55117336A (en) * | 1979-03-02 | 1980-09-09 | Kagaku Gijutsucho Hoshasen Igaku Sogo Kenkyusho | Logic circuit |
| US4312071A (en) * | 1979-12-03 | 1982-01-19 | Safe Flight Instrument Corporation | Digital code error detection and alerting system |
| US4339819A (en) * | 1980-06-17 | 1982-07-13 | Zehntel, Inc. | Programmable sequence generator for in-circuit digital testing |
| US4475237A (en) * | 1981-11-27 | 1984-10-02 | Tektronix, Inc. | Programmable range recognizer for a logic analyzer |
| US4635193A (en) * | 1984-06-27 | 1987-01-06 | Motorola, Inc. | Data processor having selective breakpoint capability with minimal overhead |
-
1983
- 1983-09-29 US US06/537,039 patent/US4675646A/en not_active Expired - Lifetime
-
1984
- 1984-09-25 DE DE8484306520T patent/DE3482220D1/de not_active Expired - Lifetime
- 1984-09-25 EP EP84306520A patent/EP0136168B1/en not_active Expired - Lifetime
- 1984-09-25 AT AT84306520T patent/ATE52629T1/de not_active IP Right Cessation
- 1984-09-27 AU AU33592/84A patent/AU566775B2/en not_active Ceased
- 1984-09-28 CA CA000464258A patent/CA1216363A/en not_active Expired
- 1984-09-28 JP JP59203898A patent/JPH06100976B2/ja not_active Expired - Lifetime
- 1984-09-28 NO NO843895A patent/NO843895L/no unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP0136168A2 (en) | 1985-04-03 |
| AU3359284A (en) | 1985-04-04 |
| EP0136168B1 (en) | 1990-05-09 |
| US4675646A (en) | 1987-06-23 |
| AU566775B2 (en) | 1987-10-29 |
| JPS60168244A (ja) | 1985-08-31 |
| ATE52629T1 (de) | 1990-05-15 |
| DE3482220D1 (de) | 1990-06-13 |
| EP0136168A3 (en) | 1986-11-20 |
| NO843895L (no) | 1985-04-01 |
| CA1216363A (en) | 1987-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06100976B2 (ja) | ブレーク点認識装置 | |
| US5053949A (en) | No-chip debug peripheral which uses externally provided instructions to control a core processing unit | |
| US5778171A (en) | Processor interface chip for dual-microprocessor processor system | |
| JP2776132B2 (ja) | オペランド内の情報のスタティックおよびダイナミック・マスキングを兼ね備えるデータ処理システム | |
| HK1000737B (en) | Debug peripheral for microcomputers, microprocessors and core processor integrated circuits and system using the same | |
| EP0362198A1 (en) | Multi-purpose memory | |
| GB1579064A (en) | Random access memory module | |
| US7237149B2 (en) | Method and apparatus for qualifying debug operation using source information | |
| US5307482A (en) | Computer, non-maskable interrupt trace routine override | |
| US4885679A (en) | Secure commodity bus | |
| US6594741B1 (en) | Versatile write buffer for a microprocessor and method using same | |
| KR100223096B1 (ko) | 내부 메모리 맵 레지스터를 관측하는 방법 및 장치 | |
| US5359719A (en) | Address range setting method and apparatus for a computer expansion card | |
| US7484069B2 (en) | Watchpointing unaligned data accesses | |
| JP3323341B2 (ja) | エミュレーション用プロセッサおよびそれを搭載したエミュレータ | |
| JPH0581087A (ja) | プロセサのモニタ方式 | |
| KR940001558B1 (ko) | 프로세스가 있는 보오드의 상태 추적장치 | |
| US6282600B1 (en) | Method and apparatus of resolving conflicting register access requests from a service processor and system processor | |
| US20040107388A1 (en) | Microcomputer | |
| JP2876909B2 (ja) | 割込みエミュレータ | |
| JP2520158B2 (ja) | ディジタルシグナルプロセッサのデバッグ方式 | |
| JP2743889B2 (ja) | プログラム評価の方法および装置 | |
| JPS6346460B2 (ja) | ||
| KR890002468B1 (ko) | 데이타처리 시스템의 주기억 고장 어드레스 제어시스템 | |
| JPH0736735A (ja) | デバッグ装置 |