JPH06100944B2 - クロックド半導体集積回路 - Google Patents
クロックド半導体集積回路Info
- Publication number
- JPH06100944B2 JPH06100944B2 JP29197987A JP29197987A JPH06100944B2 JP H06100944 B2 JPH06100944 B2 JP H06100944B2 JP 29197987 A JP29197987 A JP 29197987A JP 29197987 A JP29197987 A JP 29197987A JP H06100944 B2 JPH06100944 B2 JP H06100944B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- clocked
- integrated circuit
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔概 要〕 クロックに同期して動作するクロックド半導体集積回路
たとえばクロックドスタティックRAM、クロックドROM、
クロックドPLAに関し、 外部クロックを変更せずに動作効率を高くしたクロック
ド半導体集積回路を提供することを目的とし、 クロックド半導体集積回路であって、該回路の内部に、
外部クロック信号を逓倍するとともに所定のパルス幅仕
様をもつ内部クロック信号を発生させる内部クロック発
生回路を内蔵せしめるように構成する。
たとえばクロックドスタティックRAM、クロックドROM、
クロックドPLAに関し、 外部クロックを変更せずに動作効率を高くしたクロック
ド半導体集積回路を提供することを目的とし、 クロックド半導体集積回路であって、該回路の内部に、
外部クロック信号を逓倍するとともに所定のパルス幅仕
様をもつ内部クロック信号を発生させる内部クロック発
生回路を内蔵せしめるように構成する。
本発明はクロックに同期して動作するクロックド半導体
集積回路たとえばクロックドスタティックRAM、クロッ
クドROM、クロックドPLAに関する。
集積回路たとえばクロックドスタティックRAM、クロッ
クドROM、クロックドPLAに関する。
〔従来の技術および発明が解決しようとする問題点〕 一般に、クロックド半導体集積回路たとえばクロックド
スタティックRAMにおいては、第４図に示すごとく、外
部クロックMCKから異なる周期をもつクロックの発生が
要求され、かつ、そのパルス幅の仕様はハイレベル／ロ
ーレベルで異なるが、必要なパルス幅仕様に変更させる
ことは困難であった。従って、外部クロックMCKに同期
してアドレスADDを取込む等の動作を行うために、クロ
ックドスタティックRAMの動作効率が低いという問題点
があった。
スタティックRAMにおいては、第４図に示すごとく、外
部クロックMCKから異なる周期をもつクロックの発生が
要求され、かつ、そのパルス幅の仕様はハイレベル／ロ
ーレベルで異なるが、必要なパルス幅仕様に変更させる
ことは困難であった。従って、外部クロックMCKに同期
してアドレスADDを取込む等の動作を行うために、クロ
ックドスタティックRAMの動作効率が低いという問題点
があった。
従って、本発明の目的は、外部クロックを変更せずに動
作効率を高くしたクロックド半導体集積回路を提供する
ことにある。
作効率を高くしたクロックド半導体集積回路を提供する
ことにある。
上述の問題点を解決するための手段は第１図に示され
る。第１図において、クロックド半導体集積回路内部
に、内部クロック発生回路１を内蔵させる。この内部ク
ロック発生回路１は外部クロック信号MCKを逓倍してた
とえば２逓倍するとともに、必要なパルス幅仕様をもつ
内部クロック信号CKを発生させる。
る。第１図において、クロックド半導体集積回路内部
に、内部クロック発生回路１を内蔵させる。この内部ク
ロック発生回路１は外部クロック信号MCKを逓倍してた
とえば２逓倍するとともに、必要なパルス幅仕様をもつ
内部クロック信号CKを発生させる。
上述の手段によれば、クロックド半導体集積回路におけ
る内部クロック信号CKの１サイクルが例えば外部クロク
信号MCKの１サイクルの1/2になるとともに、そのハイレ
ベル／ローレベルからなるパルス幅仕様を所定のものに
設定することができる。
る内部クロック信号CKの１サイクルが例えば外部クロク
信号MCKの１サイクルの1/2になるとともに、そのハイレ
ベル／ローレベルからなるパルス幅仕様を所定のものに
設定することができる。
第２図は第１図の内部クロック発生回路１の詳細な回路
図であり、第３図は第２図の回路に現われる信号のタイ
ミング図である。第２図において、２は外部クロック信
号MCKの立上り、立下りを検出して所定幅のパルス信号C
K0を発生する変化検出回路である。すなわち、第３図
（Ａ）に示すように外部クロック信号MCKが変化する
と、その立上りエッジおよび立下りエッジ毎に第３図
（Ｂ）に示すように所定幅のパルス信号CK0を発生す
る。この場合、パルス信号CK0のパルス幅τ１は変化検
出回路２のナンド回路G1,G2の遅延時間によって決定さ
れる。また、３はパルス信号CK0のパルス伸長を行うパ
ルス伸長回路である。すなわち、第３図（Ｂ）に示すパ
ルス信号CK0のパルス幅τ１は第３図（Ｂ）に示すごと
くパルス幅τ２に伸長される。この場合のパルス幅τ２
はパルス伸長回路３のキャパシタＣの大きさによって決
定される。
図であり、第３図は第２図の回路に現われる信号のタイ
ミング図である。第２図において、２は外部クロック信
号MCKの立上り、立下りを検出して所定幅のパルス信号C
K0を発生する変化検出回路である。すなわち、第３図
（Ａ）に示すように外部クロック信号MCKが変化する
と、その立上りエッジおよび立下りエッジ毎に第３図
（Ｂ）に示すように所定幅のパルス信号CK0を発生す
る。この場合、パルス信号CK0のパルス幅τ１は変化検
出回路２のナンド回路G1,G2の遅延時間によって決定さ
れる。また、３はパルス信号CK0のパルス伸長を行うパ
ルス伸長回路である。すなわち、第３図（Ｂ）に示すパ
ルス信号CK0のパルス幅τ１は第３図（Ｂ）に示すごと
くパルス幅τ２に伸長される。この場合のパルス幅τ２
はパルス伸長回路３のキャパシタＣの大きさによって決
定される。
このように、内部クロック信号CKの１サイクルは外部ク
ロック信号MCKの１サイクルの半分となり、かつ、その
パルス幅仕様が必要なハイレベル／ローレベル比率をも
つものとなる。従って、クロックドスタティックRAMの
動作速度を実質的に２倍にするとともに、その動作効率
を高めることができる。
ロック信号MCKの１サイクルの半分となり、かつ、その
パルス幅仕様が必要なハイレベル／ローレベル比率をも
つものとなる。従って、クロックドスタティックRAMの
動作速度を実質的に２倍にするとともに、その動作効率
を高めることができる。
なお、上述の内部クロック発生回路１は、外部クロック
信号MCKを２逓倍するものであるが、ｎ逓倍（ｎ＝4,8,
…）とすることもできる。
信号MCKを２逓倍するものであるが、ｎ逓倍（ｎ＝4,8,
…）とすることもできる。
以上説明したように本発明によれば、外部クロック信号
を変更せずにクロックド半導体集積回路の動作速度を早
くでき、しかも、その動作効率を高めることができる。
を変更せずにクロックド半導体集積回路の動作速度を早
くでき、しかも、その動作効率を高めることができる。
第１図は本発明の基本構成を示す図、 第２図は第１図の内部クロック発生回路の詳細な回路
図、 第３図は第２図の回路動作を示すタイミング図、 第４図は従来のクロックド半導体集積回路を示す図であ
る。 1:内部クロック発生回路、 2:変化検出回路、 3:パルス伸長回路。
図、 第３図は第２図の回路動作を示すタイミング図、 第４図は従来のクロックド半導体集積回路を示す図であ
る。 1:内部クロック発生回路、 2:変化検出回路、 3:パルス伸長回路。
Claims (1)
- 【請求項１】クロックド半導体集積回路であって、該回
路の内部に、外部クロック信号（MCK）を逓倍して内部
クロック信号（CK）を発生させる内部クロック発生回路
（１）を内蔵せしめ、 前記内部クロック発生回路が、 前記外部クロック信号の立上り、立下りの変化を検出し
てパルス信号（CK0）を発生する変化検出回路（２）
と、 該変化検出回路の出力パルス信号（CK0）のパルス幅を
所定幅に伸長して前記内部クロック信号を発生するパル
ス伸長回路（３）と を具備していることを特徴とするクロックド半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29197987A JPH06100944B2 (ja) | 1987-11-20 | 1987-11-20 | クロックド半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29197987A JPH06100944B2 (ja) | 1987-11-20 | 1987-11-20 | クロックド半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01134517A JPH01134517A (ja) | 1989-05-26 |
| JPH06100944B2 true JPH06100944B2 (ja) | 1994-12-12 |
Family
ID=17775942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29197987A Expired - Fee Related JPH06100944B2 (ja) | 1987-11-20 | 1987-11-20 | クロックド半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06100944B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5652723A (en) | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134356A (ja) * | 1982-02-05 | 1983-08-10 | Toshiba Corp | 集積回路 |
-
1987
- 1987-11-20 JP JP29197987A patent/JPH06100944B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01134517A (ja) | 1989-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5619170A (en) | PLL timing generator with voltage controlled oscillator | |
| KR920010618A (ko) | 동기형 다이나믹 ram | |
| JP2001298362A (ja) | Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法 | |
| US5687134A (en) | Synchronous semiconductor memory capable of saving a latency with a reduced circuit scale | |
| JPS6227813A (ja) | 位相同期方式 | |
| JPH06100944B2 (ja) | クロックド半導体集積回路 | |
| US6580301B2 (en) | Method and apparatus for a clock circuit | |
| KR960018829A (ko) | 시스템 클럭으로 부터 내부 클럭 신호를 발생시키는 방법 및 장치 | |
| JP2737903B2 (ja) | クロック切替方式 | |
| JP2893753B2 (ja) | パルス幅変調インバータ制御装置 | |
| JP3132583B2 (ja) | 位相検出回路 | |
| KR960008333A (ko) | 칩테스트용 외부동기회로 | |
| KR100631172B1 (ko) | 클럭 사이클 시간 검출 회로 | |
| JP2590838B2 (ja) | パルス発振回路 | |
| JPS55132157A (en) | Frame-synchronous pattern detecting circuit | |
| JP2545010B2 (ja) | ゲ―ト装置 | |
| KR970051076A (ko) | 동기형 반도체 메모리장치 | |
| KR940000643Y1 (ko) | 플립플롭 회로를 이용한 동기펄스 발생회로 | |
| JPH06275072A (ja) | 半導体記憶装置 | |
| JPH04188304A (ja) | シーケンサ回路 | |
| JPH054052U (ja) | Ｉｃ試験装置の波形制御回路 | |
| JPS6313195A (ja) | 高速メモリ装置 | |
| JPH03192923A (ja) | クロック発生回路 | |
| JPH0466816U (ja) | ||
| KR980006918A (ko) | 50% 듀티 사이클 데이타 발생기(50% Duty Cycle Data Generator) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |