JPH0599985A - 半導体試験装置のテストパターン発生装置 - Google Patents
半導体試験装置のテストパターン発生装置Info
- Publication number
- JPH0599985A JPH0599985A JP3260131A JP26013191A JPH0599985A JP H0599985 A JPH0599985 A JP H0599985A JP 3260131 A JP3260131 A JP 3260131A JP 26013191 A JP26013191 A JP 26013191A JP H0599985 A JPH0599985 A JP H0599985A
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- Japan
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- test pattern
- test
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 大容量のテストパターン記憶部を必要としな
い半導体試験装置のテストパターン発生装置を提供する
ことを目的とする。 【構成】 圧縮テストパターン記憶部５と圧縮パターン
メモリアドレスデータ記憶部７とその記憶するアドレス
を発生するアドレス発生手段とを備える。 【効果】 各ピンの組み合わせが異なるデータのみを記
憶すればよく、テストパターンをすべて記憶する大容量
の記憶部が無くてもよい。
い半導体試験装置のテストパターン発生装置を提供する
ことを目的とする。 【構成】 圧縮テストパターン記憶部５と圧縮パターン
メモリアドレスデータ記憶部７とその記憶するアドレス
を発生するアドレス発生手段とを備える。 【効果】 各ピンの組み合わせが異なるデータのみを記
憶すればよく、テストパターンをすべて記憶する大容量
の記憶部が無くてもよい。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣの論理特性を試験
する半導体試験装置のテストパターン発生装置に関す
る。
する半導体試験装置のテストパターン発生装置に関す
る。
【０００２】
【従来の技術】従来のテストパターン発生装置を図を参
照して説明する。図３は従来のテストパターン発生装置
の１例を示す構成図である。１ａはテストパターン発生
装置、２はテストパターン発生装置１ａが発生するテス
トパターンデータ、３はテスト周期信号を出力する周期
発生器、４はフォーマッタ部である。
照して説明する。図３は従来のテストパターン発生装置
の１例を示す構成図である。１ａはテストパターン発生
装置、２はテストパターン発生装置１ａが発生するテス
トパターンデータ、３はテスト周期信号を出力する周期
発生器、４はフォーマッタ部である。
【０００３】５ａはテストパターンデータを記憶するテ
ストパターン記憶部、６はテストパターン記憶部５ａか
ら出力するパターンメモリ出力データをテスト周期信号
でラッチするラッチ部、８はインストラクションデータ
を記憶するインストラクションデータ記憶部である。
ストパターン記憶部、６はテストパターン記憶部５ａか
ら出力するパターンメモリ出力データをテスト周期信号
でラッチするラッチ部、８はインストラクションデータ
を記憶するインストラクションデータ記憶部である。
【０００４】９は周期発生器３の発生するテスト周期信
号の周期を制御し、周期発生器３の周期発生器制御デー
タを記憶する周期発生器制御データ記憶部、１０はテス
トパターン記憶部５ａとインストラクションデータ記憶
部８及び周期発生器制御データ記憶部９との共通アドレ
スを、テスト周期信号に同期して発生させるアドレス発
生器、１１はインストラクションデータ記憶部８の出力
するインストラクションデータをもとに、アドレス発生
器１０のアドレス発生を制御するアドレス発生制御部で
ある。以上の各部によってテストパターン発生装置１ａ
が構成される。
号の周期を制御し、周期発生器３の周期発生器制御デー
タを記憶する周期発生器制御データ記憶部、１０はテス
トパターン記憶部５ａとインストラクションデータ記憶
部８及び周期発生器制御データ記憶部９との共通アドレ
スを、テスト周期信号に同期して発生させるアドレス発
生器、１１はインストラクションデータ記憶部８の出力
するインストラクションデータをもとに、アドレス発生
器１０のアドレス発生を制御するアドレス発生制御部で
ある。以上の各部によってテストパターン発生装置１ａ
が構成される。
【０００５】つぎにテストパターン発生装置１ａの動作
について図４のタイミングチャートを用いて説明する。
周期発生器３はＰＧスタート信号が入力することによ
り、テスト周期信号Ｔａとそれに対し２００ＮＳ周期の
テスト周期信号Ｔｂとを発生する。このＴａ信号に同期
したアドレス発生器１０は、テストパターン記憶部５ａ
とインストラクションデータ記憶部８と周期発生器制御
データ記憶部９の各アドレスに対し、メモリアドレス０
を発生し出力する。
について図４のタイミングチャートを用いて説明する。
周期発生器３はＰＧスタート信号が入力することによ
り、テスト周期信号Ｔａとそれに対し２００ＮＳ周期の
テスト周期信号Ｔｂとを発生する。このＴａ信号に同期
したアドレス発生器１０は、テストパターン記憶部５ａ
とインストラクションデータ記憶部８と周期発生器制御
データ記憶部９の各アドレスに対し、メモリアドレス０
を発生し出力する。
【０００６】メモリアドレス０の入力によりテストパタ
ーン記憶部５ａは、１ピン〜４ピンのパターンメモリ出
力データ（１，１，１，１）を出力し、周期発生器制御
データ記憶部９は周期発生器制御データ（Ｔ１）を出力
し、インストラクションデータ記憶部８はインストラク
ションデータ（リピート２回）を出力する。
ーン記憶部５ａは、１ピン〜４ピンのパターンメモリ出
力データ（１，１，１，１）を出力し、周期発生器制御
データ記憶部９は周期発生器制御データ（Ｔ１）を出力
し、インストラクションデータ記憶部８はインストラク
ションデータ（リピート２回）を出力する。
【０００７】１ピン〜４ピンのパターンメモリ出力デー
タ（１，１，１，１）は、ラッチ部６において周期信号
Ｔａのタイミングでラッチされ、周期信号Ｔｂのタイミ
ングにより１ピン〜４ピンのフォーマッタ部４に転送さ
れる。
タ（１，１，１，１）は、ラッチ部６において周期信号
Ｔａのタイミングでラッチされ、周期信号Ｔｂのタイミ
ングにより１ピン〜４ピンのフォーマッタ部４に転送さ
れる。
【０００８】インストラクションデータ（リピート２
回）はアドレス発生器制御部１１に入力され、そのデー
タをもとにアドレス発生器１０にメモリアドレス０をも
う１度発生させる。そしてアドレス発生器１０は、テス
ト周期信号Ｔｂに同期しメモリアドレス０を発生する。
回）はアドレス発生器制御部１１に入力され、そのデー
タをもとにアドレス発生器１０にメモリアドレス０をも
う１度発生させる。そしてアドレス発生器１０は、テス
ト周期信号Ｔｂに同期しメモリアドレス０を発生する。
【０００９】周期発生器３は、最初のメモリアドレス０
によって発生した周期発生器制御データ（Ｔ１）に基づ
き、周期信号Ｔｂに対しＴ１ｎｓの周期で周期信号Ｔｃ
を発生させる。以上の動作を繰り返し、テストパターン
記憶部５ａは１ピン〜４ピンのテストパターンデータを
発生し、そのデータを１ピン〜４ピンのフォーマッタ部
４へ転送する。
によって発生した周期発生器制御データ（Ｔ１）に基づ
き、周期信号Ｔｂに対しＴ１ｎｓの周期で周期信号Ｔｃ
を発生させる。以上の動作を繰り返し、テストパターン
記憶部５ａは１ピン〜４ピンのテストパターンデータを
発生し、そのデータを１ピン〜４ピンのフォーマッタ部
４へ転送する。
【００１０】
【発明が解決しようとする課題】従来のテストパターン
発生装置は以上のように構成されているので、被試験Ｉ
Ｃが多ピン多機能になればなるほどテストパターンデー
タの各ピンの組み合わせが同一であるデータ列がより多
くなり、そのため大容量のテストパターン記憶部が必要
であった。
発生装置は以上のように構成されているので、被試験Ｉ
Ｃが多ピン多機能になればなるほどテストパターンデー
タの各ピンの組み合わせが同一であるデータ列がより多
くなり、そのため大容量のテストパターン記憶部が必要
であった。
【００１１】本発明は上記のような問題点を解消するた
めになされたもので、大容量のテストパターン記憶部を
必要としない半導体試験装置のテストパターン発生装置
を提供することを目的とする。
めになされたもので、大容量のテストパターン記憶部を
必要としない半導体試験装置のテストパターン発生装置
を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明に係る半導体試験
装置のテストパターン発生装置は、圧縮テストパターン
記憶手段と、そのアドレスを記憶する圧縮パターンメモ
リアドレスデータ記憶手段と、その記憶するアドレスを
発生するアドレス発生手段とを備えたものである。
装置のテストパターン発生装置は、圧縮テストパターン
記憶手段と、そのアドレスを記憶する圧縮パターンメモ
リアドレスデータ記憶手段と、その記憶するアドレスを
発生するアドレス発生手段とを備えたものである。
【００１３】
【作用】発生するテストパターンデータすべてを記憶す
る必要がなく、各ピンの組み合わせが異なるデータ列の
みを記憶する
る必要がなく、各ピンの組み合わせが異なるデータ列の
みを記憶する
【００１４】
【実施例】以下本発明の１実施例を図を参照して説明す
る。図１は本発明の１実施例を示す４ピン構成の半導体
試験装置のテストパターン発生装置とその周辺装置を含
めたブロック図である。
る。図１は本発明の１実施例を示す４ピン構成の半導体
試験装置のテストパターン発生装置とその周辺装置を含
めたブロック図である。
【００１５】１はテストパターン発生装置、５は図３の
テストパターン記憶部５ａとは異なり全テストパターン
の中で各ピンの組み合わせが異なるデータ列のみを記憶
する圧縮テストパターン記憶部、７は圧縮テストパター
ン記憶部５のアドレスをデータとし記憶する圧縮パター
ンメモリアドレスデータ記憶部である。他は、図３と同
様である。
テストパターン記憶部５ａとは異なり全テストパターン
の中で各ピンの組み合わせが異なるデータ列のみを記憶
する圧縮テストパターン記憶部、７は圧縮テストパター
ン記憶部５のアドレスをデータとし記憶する圧縮パター
ンメモリアドレスデータ記憶部である。他は、図３と同
様である。
【００１６】次にテストパターン発生装置１の動作を図
２のタイミングチャートを用いて説明する。周期発生器
３はＰＧスタート信号が入力することによりテスト周期
信号ＴａとそのＴａに対し２００ＮＳ周期の周期信号Ｔ
ｂとを連続的に発生する。
２のタイミングチャートを用いて説明する。周期発生器
３はＰＧスタート信号が入力することによりテスト周期
信号ＴａとそのＴａに対し２００ＮＳ周期の周期信号Ｔ
ｂとを連続的に発生する。
【００１７】アドレス発生器１０はＴａ信号に同期し
て、圧縮パターンメモリアドレス情報記憶部７とインス
トラクションデータ記憶部８と周期発生器制御データ記
憶部９の各アドレスに対しメモリアドレス０を発生し出
力する。
て、圧縮パターンメモリアドレス情報記憶部７とインス
トラクションデータ記憶部８と周期発生器制御データ記
憶部９の各アドレスに対しメモリアドレス０を発生し出
力する。
【００１８】圧縮パターンメモリアドレス情報記憶部７
はメモリアドレス０の入力により圧縮パターンメモリア
ドレスデータ０を圧縮テストパターン記憶部５に出力し
する。圧縮パターンメモリアドレスデータ０をアドレス
として入力した圧縮テストパターン記憶部５は、１ピン
〜４ピンのパターンメモリ出力データ（１，１，１，
１）を出力する。
はメモリアドレス０の入力により圧縮パターンメモリア
ドレスデータ０を圧縮テストパターン記憶部５に出力し
する。圧縮パターンメモリアドレスデータ０をアドレス
として入力した圧縮テストパターン記憶部５は、１ピン
〜４ピンのパターンメモリ出力データ（１，１，１，
１）を出力する。
【００１９】インストラクションデータ記憶部８はメモ
リアドレス０の入力によりインストラクションデータ
（リピート２回）を出力し、周期発生器制御データ記憶
部９はメモリアドレス０の入力により周期発生器制御デ
ータ（Ｔ１）を出力する。
リアドレス０の入力によりインストラクションデータ
（リピート２回）を出力し、周期発生器制御データ記憶
部９はメモリアドレス０の入力により周期発生器制御デ
ータ（Ｔ１）を出力する。
【００２０】圧縮テストパターン記憶部５より出力され
た１ピン〜４ピンのパターンメモリ出力データ（１，
１，１，１）は、ラッチ部６において周期信号Ｔａでラ
ッチされ１ピン〜４ピンのフォーマッタ部４に周期信号
Ｔｂで転送される。
た１ピン〜４ピンのパターンメモリ出力データ（１，
１，１，１）は、ラッチ部６において周期信号Ｔａでラ
ッチされ１ピン〜４ピンのフォーマッタ部４に周期信号
Ｔｂで転送される。
【００２１】インストラクションデータ記憶部８が出力
したインストラクションデータ（リピート２回）はアド
レス発生器制御部１１に入力され、アドレス発生器制御
部１１はそのデータをもとに、再度アドレス発生器１０
に周期信号Ｔｂに同期したメモリアドレス０を発生させ
る。
したインストラクションデータ（リピート２回）はアド
レス発生器制御部１１に入力され、アドレス発生器制御
部１１はそのデータをもとに、再度アドレス発生器１０
に周期信号Ｔｂに同期したメモリアドレス０を発生させ
る。
【００２２】周期発生器３は、周期発生器制御データ記
憶部９が出力した周期発生器制御データ（Ｔ１）をもと
に、周期信号Ｔｂに対しＴ１ｎｓの周期で周期信号Ｔｃ
を発生させる。以上の動作を繰り返し圧縮テストパター
ン記憶部５は、１ピン〜４ピンのテストパターンデータ
を発生し、そのデータを１ピン〜４ピンのフォーマッタ
部４へ転送する。
憶部９が出力した周期発生器制御データ（Ｔ１）をもと
に、周期信号Ｔｂに対しＴ１ｎｓの周期で周期信号Ｔｃ
を発生させる。以上の動作を繰り返し圧縮テストパター
ン記憶部５は、１ピン〜４ピンのテストパターンデータ
を発生し、そのデータを１ピン〜４ピンのフォーマッタ
部４へ転送する。
【００２３】ところで、アドレス発生器１０がメモリア
ドレス２を発生したとき、従来のテストパターン記憶部
５ａではメモリアドレス２で１ピン〜４ピンのパターン
メモリデータ（１，１，１，１）が読み出されるが、本
発明では圧縮パターンメモリアドレスデータ７からアド
レスデータ０が読み出され、圧縮テストパターン記憶部
５のアドレスデータ０として入り、再びアドレスデータ
０のデータ（１，１，１，１）が読み出される。
ドレス２を発生したとき、従来のテストパターン記憶部
５ａではメモリアドレス２で１ピン〜４ピンのパターン
メモリデータ（１，１，１，１）が読み出されるが、本
発明では圧縮パターンメモリアドレスデータ７からアド
レスデータ０が読み出され、圧縮テストパターン記憶部
５のアドレスデータ０として入り、再びアドレスデータ
０のデータ（１，１，１，１）が読み出される。
【００２４】このように圧縮テストパターン記憶部５の
同じデータは、圧縮パターンメモリアドレスデータ７を
アドレスとして同じものが何回も読みだされる。
同じデータは、圧縮パターンメモリアドレスデータ７を
アドレスとして同じものが何回も読みだされる。
【００２５】
【発明の効果】以上のように本発明によれば圧縮テスト
パターン記憶手段では、テストパターンの中で各ピンの
組み合わせが異なるデータ列のみを記憶し、圧縮パター
ンメモリアドレスデータ記憶手段がそのデータのアドレ
スを記憶しかつ制御することにより、テストパターンを
すべて記憶する必要がなく、大容量のテストパターンメ
モリ手段を必要としない半導体試験装置のテストパター
ン発生装置を得られるという効果がある。
パターン記憶手段では、テストパターンの中で各ピンの
組み合わせが異なるデータ列のみを記憶し、圧縮パター
ンメモリアドレスデータ記憶手段がそのデータのアドレ
スを記憶しかつ制御することにより、テストパターンを
すべて記憶する必要がなく、大容量のテストパターンメ
モリ手段を必要としない半導体試験装置のテストパター
ン発生装置を得られるという効果がある。
【図１】本発明の１実施例を示すテストパターン発生装
置のブロック図である。
置のブロック図である。
【図２】図１のテストパターン発生装置内部の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図３】従来の１例を示すテストパターン発生装置のブ
ロック図である。
ロック図である。
【図４】図３のテストパターン発生装置内部の動作を示
すタイミングチャートである。
すタイミングチャートである。
１ テストパターン発生装置 ２ テストパターンデータ ３ 周期発生部 ４ フォーマッタ部 ５ 圧縮テストパターン記憶部 ６ ラッチ部 ７ 圧縮パターンメモリアドレスデータ記憶部 ８ インストラクションデータ記憶部 ９ 周期発生器制御データ記憶部 １０ アドレス発生器 １１ アドレス発生器制御部
Claims (1)
- 【請求項１】 全テストパターンデータ中の各ピンの組
み合わせが異なるデータ列のみを記憶する圧縮テストパ
ターン記憶手段と、 前記圧縮テストパターン記憶手段のアドレスをデータと
し記憶する圧縮パターンメモリアドレスデータ記憶手段
と、 インストラクションデータを記憶するインストラクショ
ンデータ記憶手段と、 テスト周期信号を発生し制御する周期信号発生手段と、 前記周期信号発生手段の周期制御データを記憶する周期
信号発生制御データ記憶手段と、 前記圧縮パターンメモリアドレスデータ記憶手段とイン
ストラクションデータ記憶手段の共通アドレスを発生さ
せるアドレス発生手段と、 前記インストラクション記憶手段より出力するインスト
ラクションデータをもとに前記アドレス発生手段のアド
レス発生を制御するアドレス発生制御手段とを有するＩ
Ｃの論理特性を試験するための半導体試験装置のテスト
パターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260131A JPH0599985A (ja) | 1991-10-08 | 1991-10-08 | 半導体試験装置のテストパターン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260131A JPH0599985A (ja) | 1991-10-08 | 1991-10-08 | 半導体試験装置のテストパターン発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0599985A true JPH0599985A (ja) | 1993-04-23 |
Family
ID=17343734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260131A Pending JPH0599985A (ja) | 1991-10-08 | 1991-10-08 | 半導体試験装置のテストパターン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0599985A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008122212A (ja) * | 2006-11-13 | 2008-05-29 | Yokogawa Electric Corp | デバイステスタ |
| US7516381B2 (en) * | 2005-04-21 | 2009-04-07 | Panasonic Corporation | Integrated circuit test system |
| JP2014106034A (ja) * | 2012-11-26 | 2014-06-09 | Renesas Electronics Corp | テスト装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132376A (ja) * | 1983-01-18 | 1984-07-30 | Hitachi Ltd | パターン読出し試験装置 |
| JPS61245068A (ja) * | 1985-04-24 | 1986-10-31 | Hitachi Ltd | テスト用パタ−ンデ−タ記憶装置 |
-
1991
- 1991-10-08 JP JP3260131A patent/JPH0599985A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132376A (ja) * | 1983-01-18 | 1984-07-30 | Hitachi Ltd | パターン読出し試験装置 |
| JPS61245068A (ja) * | 1985-04-24 | 1986-10-31 | Hitachi Ltd | テスト用パタ−ンデ−タ記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7516381B2 (en) * | 2005-04-21 | 2009-04-07 | Panasonic Corporation | Integrated circuit test system |
| JP2008122212A (ja) * | 2006-11-13 | 2008-05-29 | Yokogawa Electric Corp | デバイステスタ |
| JP2014106034A (ja) * | 2012-11-26 | 2014-06-09 | Renesas Electronics Corp | テスト装置 |
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