JPH0595233A - Ｍｏｓ集積回路のカレントミラー回路装置 - Google Patents
Ｍｏｓ集積回路のカレントミラー回路装置Info
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- JPH0595233A JPH0595233A JP3253482A JP25348291A JPH0595233A JP H0595233 A JPH0595233 A JP H0595233A JP 3253482 A JP3253482 A JP 3253482A JP 25348291 A JP25348291 A JP 25348291A JP H0595233 A JPH0595233 A JP H0595233A
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Abstract
(57)【要約】
【目的】 設計値どおりのミラー比が得られるＭＯＳ集
積回路のカレントミラー回路装置を提供する。 【構成】 Ｎ型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，
Ｑ４，Ｑ５は全て同じゲート幅とゲート長で設計され、
Ｎ型ＭＯＳトランジスタＱ１とＱ２を並列に接続し、Ｎ
型ＭＯＳトランジスタＱ３とＱ４とＱ５を並列に接続し
ている。そのため、素子分離酸化膜の広がりによってゲ
ート幅が縮小してもその縮小率は全てのＭＯＳトランジ
スタにおいて同一である。したがって、ドレイン端子Ｔ
１の電流値の縮小率とドレイン端子Ｔ２の電流値の縮小
率を同率とできることにより、ドレイン端子Ｔ１の電流
値とドレイン端子Ｔ２の電流値の比すなわちミラー比を
設計値と同等に実現できる。
積回路のカレントミラー回路装置を提供する。 【構成】 Ｎ型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，
Ｑ４，Ｑ５は全て同じゲート幅とゲート長で設計され、
Ｎ型ＭＯＳトランジスタＱ１とＱ２を並列に接続し、Ｎ
型ＭＯＳトランジスタＱ３とＱ４とＱ５を並列に接続し
ている。そのため、素子分離酸化膜の広がりによってゲ
ート幅が縮小してもその縮小率は全てのＭＯＳトランジ
スタにおいて同一である。したがって、ドレイン端子Ｔ
１の電流値の縮小率とドレイン端子Ｔ２の電流値の縮小
率を同率とできることにより、ドレイン端子Ｔ１の電流
値とドレイン端子Ｔ２の電流値の比すなわちミラー比を
設計値と同等に実現できる。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ集積回路のカ
レントミラー回路装置に関するものである。
レントミラー回路装置に関するものである。
【０００２】
【従来の技術】カレントミラー回路装置は定電流源回路
として用いられ、ＭＯＳ集積回路では微小な電流差を検
知し電圧差として増幅する電流検知型差動増幅回路の負
荷部としても用いられる。したがってＭＯＳ集積回路の
高集積度化による電流差の微小化によってＭＯＳ集積回
路のカレントミラー回路装置の感度も重要なものとなっ
ている。ＭＯＳ集積回路のカレントミラー回路装置は、
Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのど
ちらでも構成できるが、Ｎ型ＭＯＳトランジスタで構成
した場合の従来例について、以下図面を参照しながら説
明する。
として用いられ、ＭＯＳ集積回路では微小な電流差を検
知し電圧差として増幅する電流検知型差動増幅回路の負
荷部としても用いられる。したがってＭＯＳ集積回路の
高集積度化による電流差の微小化によってＭＯＳ集積回
路のカレントミラー回路装置の感度も重要なものとなっ
ている。ＭＯＳ集積回路のカレントミラー回路装置は、
Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのど
ちらでも構成できるが、Ｎ型ＭＯＳトランジスタで構成
した場合の従来例について、以下図面を参照しながら説
明する。
【０００３】図３は従来のＭＯＳ集積回路のカレントミ
ラー回路装置の回路図である。このＭＯＳ集積回路のカ
レントミラー回路装置は、Ｎ型ＭＯＳトランジスタＱ６
のゲート及びＱ７のゲートを各々ＭＯＳトランジスタＱ
６のドレイン端子Ｔ３に接続し、Ｎ型ＭＯＳトランジス
タＱ６及びＱ７のソースを接地し、Ｎ型ＭＯＳトランジ
スタＱ６及びＱ７のドレインを各々ドレイン端子Ｔ３及
びＴ４に接続している。
ラー回路装置の回路図である。このＭＯＳ集積回路のカ
レントミラー回路装置は、Ｎ型ＭＯＳトランジスタＱ６
のゲート及びＱ７のゲートを各々ＭＯＳトランジスタＱ
６のドレイン端子Ｔ３に接続し、Ｎ型ＭＯＳトランジス
タＱ６及びＱ７のソースを接地し、Ｎ型ＭＯＳトランジ
スタＱ６及びＱ７のドレインを各々ドレイン端子Ｔ３及
びＴ４に接続している。
【０００４】Ｎ型ＭＯＳトランジスタにおいて、ドレイ
ン電流をＩD 、ゲート電位をＶGS、ドレイン電位を
ＶDS、しきい値電圧をＶTN、電子の移動度をμN 、ゲー
ト酸化膜容量をＣOX、ゲート幅をＷ、ゲート長をＬとし
たときドレイン電流ＩD が定常値となる領域（飽和領
域）、すなわちＶDS≧ＶGS−ＶTNのとき、ドレイン電流
ＩD はつぎの数１で表される。
ン電流をＩD 、ゲート電位をＶGS、ドレイン電位を
ＶDS、しきい値電圧をＶTN、電子の移動度をμN 、ゲー
ト酸化膜容量をＣOX、ゲート幅をＷ、ゲート長をＬとし
たときドレイン電流ＩD が定常値となる領域（飽和領
域）、すなわちＶDS≧ＶGS−ＶTNのとき、ドレイン電流
ＩD はつぎの数１で表される。
【０００５】
【数１】ＩD ＝μN ＣOXＷ（ＶGS−ＶTN）2 ／２Ｌ 図３のＭＯＳ集積回路のカレントミラー回路装置を構成
するＮ型ＭＯＳトランジスタＱ６とＱ７のゲート電位は
同装置の構成から同電位である。またここでは、Ｎ型Ｍ
ＯＳトランジスタＱ６及びＱ７のしきい値電圧，ゲート
酸化膜容量，ゲート長を同一に構成してあり、電子の移
動度は一定値である。したがって、数１より、Ｎ型ＭＯ
ＳトランジスタＱ６のドレイン電流すなわちドレイン端
子Ｔ３の電流値（以下「ＩT3」と称す）と、Ｎ型ＭＯＳ
トランジスタＱ７のドレイン電流すなわちドレイン端子
Ｔ４の電流値（以下「ＩT4」と称す）との比（以下「ミ
ラー比」と称す）は、Ｎ型ＭＯＳトランジスタＱ６のゲ
ート幅（以下「ＷQ6」と称す）とＮ型ＭＯＳトランジス
タＱ７のゲート幅（以下「ＷQ7」と称す）との比で表さ
れることは明らかである。なお、ここではミラー比ＩT3
／ＩT4を２／３に設定するために、Ｎ型ＭＯＳトランジ
スタＱ７のゲート幅ＷQ7をＮ型ＭＯＳトランジスタＱ６
のゲート幅ＷQ6の３／２倍に設計してある。
するＮ型ＭＯＳトランジスタＱ６とＱ７のゲート電位は
同装置の構成から同電位である。またここでは、Ｎ型Ｍ
ＯＳトランジスタＱ６及びＱ７のしきい値電圧，ゲート
酸化膜容量，ゲート長を同一に構成してあり、電子の移
動度は一定値である。したがって、数１より、Ｎ型ＭＯ
ＳトランジスタＱ６のドレイン電流すなわちドレイン端
子Ｔ３の電流値（以下「ＩT3」と称す）と、Ｎ型ＭＯＳ
トランジスタＱ７のドレイン電流すなわちドレイン端子
Ｔ４の電流値（以下「ＩT4」と称す）との比（以下「ミ
ラー比」と称す）は、Ｎ型ＭＯＳトランジスタＱ６のゲ
ート幅（以下「ＷQ6」と称す）とＮ型ＭＯＳトランジス
タＱ７のゲート幅（以下「ＷQ7」と称す）との比で表さ
れることは明らかである。なお、ここではミラー比ＩT3
／ＩT4を２／３に設定するために、Ｎ型ＭＯＳトランジ
スタＱ７のゲート幅ＷQ7をＮ型ＭＯＳトランジスタＱ６
のゲート幅ＷQ6の３／２倍に設計してある。
【０００６】図４(a) は図３に示すＭＯＳ集積回路のカ
レントミラー回路装置の平面概要図、図４(b) は図４
(a) のＣ−Ｃ′線の断面略図、図４(c) は図４(a) のＤ
−Ｄ′線における断面略図である。この図４において、
１はＮ型半導体基板であり、このＮ型半導体基板１には
Ｎ型半導体基板１と反対導電型のＰ型拡散層２が形成さ
れ、さらにＰ型拡散層２と反対導電型のしきい値制御用
のＮ型拡散層３及びソース・ドレイン領域のＮ型拡散層
４が形成され、さらにゲート領域には誘電酸化膜５が形
成され、トランジスタ領域以外には素子分離酸化膜６が
形成されている。ソース・ドレイン領域のＮ型拡散層４
の間には誘電酸化膜５上にゲート電極Ｑ６Ｇ及びＱ７Ｇ
を形成し、さらに絶縁膜７を形成している。ソース・ド
レイン領域のＮ型拡散層４は接合孔８を介して導体１
２，１３，１４に接続されている。導体１２はドレイン
端子Ｔ３及びＮ型ＭＯＳトランジスタＱ６及びＱ７のゲ
ート電極Ｑ６Ｇ及びＱ７Ｇに接続され、導体１３は接地
され、導体１４はドレイン端子Ｔ４に接続されている。
レントミラー回路装置の平面概要図、図４(b) は図４
(a) のＣ−Ｃ′線の断面略図、図４(c) は図４(a) のＤ
−Ｄ′線における断面略図である。この図４において、
１はＮ型半導体基板であり、このＮ型半導体基板１には
Ｎ型半導体基板１と反対導電型のＰ型拡散層２が形成さ
れ、さらにＰ型拡散層２と反対導電型のしきい値制御用
のＮ型拡散層３及びソース・ドレイン領域のＮ型拡散層
４が形成され、さらにゲート領域には誘電酸化膜５が形
成され、トランジスタ領域以外には素子分離酸化膜６が
形成されている。ソース・ドレイン領域のＮ型拡散層４
の間には誘電酸化膜５上にゲート電極Ｑ６Ｇ及びＱ７Ｇ
を形成し、さらに絶縁膜７を形成している。ソース・ド
レイン領域のＮ型拡散層４は接合孔８を介して導体１
２，１３，１４に接続されている。導体１２はドレイン
端子Ｔ３及びＮ型ＭＯＳトランジスタＱ６及びＱ７のゲ
ート電極Ｑ６Ｇ及びＱ７Ｇに接続され、導体１３は接地
され、導体１４はドレイン端子Ｔ４に接続されている。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、素子分離酸化膜６は熱酸化処理によって形
成されるがこの際、素子分離酸化膜６がソース・ドレイ
ン領域のＮ型拡散層４の端部に浸入し、Ｎ型拡散層４が
縮小する。この浸入によるソース・ドレイン領域のＮ型
拡散層４の縮小幅はＭＯＳ集積回路ではほぼ一定とみな
せることから、この縮小幅をＷl とすると、Ｎ型ＭＯＳ
トランジスタＱ６のゲート幅はＷQ6−Ｗl 、Ｎ型ＭＯＳ
トランジスタＱ７のゲート幅はＷQ7−Ｗl となる。上記
したようにミラー比ＩT3／ＩT4はＮ型ＭＯＳトランジス
タＱ６およびＱ７のゲート幅の比として表されるから、
ミラー比ＩT3／ＩT4は数２で表され、実際のＭＯＳ集積
回路のカレントミラー回路装置のミラー比ＩT3／ＩT4は
設計値２／３と異なる値となる。
の構成では、素子分離酸化膜６は熱酸化処理によって形
成されるがこの際、素子分離酸化膜６がソース・ドレイ
ン領域のＮ型拡散層４の端部に浸入し、Ｎ型拡散層４が
縮小する。この浸入によるソース・ドレイン領域のＮ型
拡散層４の縮小幅はＭＯＳ集積回路ではほぼ一定とみな
せることから、この縮小幅をＷl とすると、Ｎ型ＭＯＳ
トランジスタＱ６のゲート幅はＷQ6−Ｗl 、Ｎ型ＭＯＳ
トランジスタＱ７のゲート幅はＷQ7−Ｗl となる。上記
したようにミラー比ＩT3／ＩT4はＮ型ＭＯＳトランジス
タＱ６およびＱ７のゲート幅の比として表されるから、
ミラー比ＩT3／ＩT4は数２で表され、実際のＭＯＳ集積
回路のカレントミラー回路装置のミラー比ＩT3／ＩT4は
設計値２／３と異なる値となる。
【０００８】
【数２】 ＩT3／ＩT4＝（ＷQ6−Ｗl ）／（ＷQ7−Ｗl ） ＝（ＷQ6−Ｗl ）／（３ＷQ6／２−Ｗl ） すなわち、実際のＭＯＳ集積回路のカレントミラー回路
装置のミラー比が設計値とは異なり、その結果、ＭＯＳ
集積回路において動作不良等の不具合を引きおこす場合
があった。
装置のミラー比が設計値とは異なり、その結果、ＭＯＳ
集積回路において動作不良等の不具合を引きおこす場合
があった。
【０００９】この発明は、設計値どおりのミラー比が得
られるＭＯＳ集積回路のカレントミラー回路装置を提供
することを目的とする。
られるＭＯＳ集積回路のカレントミラー回路装置を提供
することを目的とする。
【００１０】
【課題を解決するための手段】この発明のＭＯＳ集積回
路のカレントミラー回路装置は、任意個数のＭＯＳトラ
ンジスタを並列に接続した第１のトランジスタ群と、任
意個数のＭＯＳトランジスタを並列に接続した第２のト
ランジスタ群とを備え、第１のトランジスタ群のゲート
と第２のトランジスタ群のゲートとを接続し、第１およ
び第２のトランジスタ群のゲート長を同一とし、かつ、
第１および第２のトランジスタ群のゲート幅を同一とし
ている。
路のカレントミラー回路装置は、任意個数のＭＯＳトラ
ンジスタを並列に接続した第１のトランジスタ群と、任
意個数のＭＯＳトランジスタを並列に接続した第２のト
ランジスタ群とを備え、第１のトランジスタ群のゲート
と第２のトランジスタ群のゲートとを接続し、第１およ
び第２のトランジスタ群のゲート長を同一とし、かつ、
第１および第２のトランジスタ群のゲート幅を同一とし
ている。
【００１１】
【作用】この発明の構成によれば、全てのＭＯＳトラン
ジスタのゲート幅およびゲート長が全て同一に設計され
ているため、素子分離酸化膜の広がりによってゲート幅
が縮小してもその縮小率は全てのＭＯＳトランジスタに
おいて同一である。したがって、第１のトランジスタ
群，第２のトランジスタ群のそれぞれを構成するＭＯＳ
トランジスタの個数によりミラー比を設定することがで
き、素子分離酸化膜の広がりによるＭＯＳトランジスタ
のゲート幅の縮小の影響を受けることなく設計値どおり
のミラー比が得られる。
ジスタのゲート幅およびゲート長が全て同一に設計され
ているため、素子分離酸化膜の広がりによってゲート幅
が縮小してもその縮小率は全てのＭＯＳトランジスタに
おいて同一である。したがって、第１のトランジスタ
群，第２のトランジスタ群のそれぞれを構成するＭＯＳ
トランジスタの個数によりミラー比を設定することがで
き、素子分離酸化膜の広がりによるＭＯＳトランジスタ
のゲート幅の縮小の影響を受けることなく設計値どおり
のミラー比が得られる。
【００１２】
【実施例】以下この発明の一実施例のＭＯＳ集積回路の
カレントミラー回路装置について図面を参照しながら説
明する。図１はこの発明の一実施例を示すＭＯＳ集積回
路のカレントミラー回路装置の回路図である。このＭＯ
Ｓ集積回路のカレントミラー回路装置を構成するＮ型Ｍ
ＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５は全て
同じゲート幅（以下「Ｗ A 」と称す）とゲート長で設計
され、Ｎ型ＭＯＳトランジスタＱ１とＱ２を並列に接続
し（第１のトランジスタ群）、同様にＮ型ＭＯＳトラン
ジスタＱ３とＱ４とＱ５を並列に接続し（第２のトラン
ジスタ群）、全てのソースを接地し、全てのゲートをド
レイン端子Ｔ１に接続し、Ｎ型ＭＯＳトランジスタＱ
１，Ｑ２のドレインをドレイン端子Ｔ１に接続し、Ｎ型
ＭＯＳトランジスタＱ３，Ｑ４，Ｑ５のドレインをドレ
イン端子Ｔ２に接続している。
カレントミラー回路装置について図面を参照しながら説
明する。図１はこの発明の一実施例を示すＭＯＳ集積回
路のカレントミラー回路装置の回路図である。このＭＯ
Ｓ集積回路のカレントミラー回路装置を構成するＮ型Ｍ
ＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５は全て
同じゲート幅（以下「Ｗ A 」と称す）とゲート長で設計
され、Ｎ型ＭＯＳトランジスタＱ１とＱ２を並列に接続
し（第１のトランジスタ群）、同様にＮ型ＭＯＳトラン
ジスタＱ３とＱ４とＱ５を並列に接続し（第２のトラン
ジスタ群）、全てのソースを接地し、全てのゲートをド
レイン端子Ｔ１に接続し、Ｎ型ＭＯＳトランジスタＱ
１，Ｑ２のドレインをドレイン端子Ｔ１に接続し、Ｎ型
ＭＯＳトランジスタＱ３，Ｑ４，Ｑ５のドレインをドレ
イン端子Ｔ２に接続している。
【００１３】ドレイン端子Ｔ１の電流値（以下「ＩT1」
と称す）はＮ型ＭＯＳトランジスタＱ１とＱ２が並列に
接続されているからＮ型ＭＯＳトランジスタＱ１とＱ２
のドレイン電流の和となり、ドレイン端子Ｔ２の電流値
（以下「ＩT2」と称す）は同様にしてＮ型ＭＯＳトラン
ジスタＱ３とＱ４とＱ５のドレイン電流の和となる。こ
こでは、ミラー比ＩT1／ＩT2を２／３に設定するため
に、第１のトランジスタ群を２個のＮ型ＭＯＳトランジ
スタＱ１，Ｑ２で構成し、第２のトランジスタ群を３個
のＮ型ＭＯＳトランジスタＱ３，Ｑ４，Ｑ５で構成して
いる。
と称す）はＮ型ＭＯＳトランジスタＱ１とＱ２が並列に
接続されているからＮ型ＭＯＳトランジスタＱ１とＱ２
のドレイン電流の和となり、ドレイン端子Ｔ２の電流値
（以下「ＩT2」と称す）は同様にしてＮ型ＭＯＳトラン
ジスタＱ３とＱ４とＱ５のドレイン電流の和となる。こ
こでは、ミラー比ＩT1／ＩT2を２／３に設定するため
に、第１のトランジスタ群を２個のＮ型ＭＯＳトランジ
スタＱ１，Ｑ２で構成し、第２のトランジスタ群を３個
のＮ型ＭＯＳトランジスタＱ３，Ｑ４，Ｑ５で構成して
いる。
【００１４】図２(a) は図１に示すＭＯＳ集積回路のカ
レントミラー回路装置の平面概要図、図２(b) は図２
(a) のＡ−Ａ′線の断面略図、図２(c) は図２(a) のＢ
−Ｂ′線の断面略図である。この図２において、１〜８
は図４に示す従来例と同じである。Ｑ１Ｇ，Ｑ２Ｇ，Ｑ
３Ｇ，Ｑ４Ｇ，Ｑ５Ｇは各々Ｎ型ＭＯＳトランジスタＱ
１，Ｑ２，Ｑ３，Ｑ４，Ｑ５のゲート電極であり、ソー
ス・ドレイン領域のＮ型拡散層４は接合孔８を介して導
体１０，１１，１２に接続されている。導体９はドレイ
ン端子Ｔ１及びＮ型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ
３，Ｑ４，Ｑ５のゲートに接続され、導体１０は接地さ
れ、導体１１はドレイン端子Ｔ２に接続されている。
レントミラー回路装置の平面概要図、図２(b) は図２
(a) のＡ−Ａ′線の断面略図、図２(c) は図２(a) のＢ
−Ｂ′線の断面略図である。この図２において、１〜８
は図４に示す従来例と同じである。Ｑ１Ｇ，Ｑ２Ｇ，Ｑ
３Ｇ，Ｑ４Ｇ，Ｑ５Ｇは各々Ｎ型ＭＯＳトランジスタＱ
１，Ｑ２，Ｑ３，Ｑ４，Ｑ５のゲート電極であり、ソー
ス・ドレイン領域のＮ型拡散層４は接合孔８を介して導
体１０，１１，１２に接続されている。導体９はドレイ
ン端子Ｔ１及びＮ型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ
３，Ｑ４，Ｑ５のゲートに接続され、導体１０は接地さ
れ、導体１１はドレイン端子Ｔ２に接続されている。
【００１５】上記構成において、従来例と同様に素子分
離酸化膜６がその形成時に、ソース・ドレイン領域のＮ
型拡散層４に従来例と同一幅浸入したとき、ゲート幅及
びゲート長が全て同じＮ型ＭＯＳトランジスタＱ１，Ｑ
２，Ｑ３，Ｑ４，Ｑ５のゲート幅の設計値をＷA とする
と、実際のＭＯＳ集積回路上では、Ｎ型ＭＯＳトランジ
スタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５のゲート幅はＷA −
Ｗl となる。またＮ型ＭＯＳトランジスタＱ１，Ｑ２，
Ｑ３，Ｑ４，Ｑ５は、しきい値電圧，ゲート酸化膜容量
を同一に構成してあり、数１より、Ｎ型ＭＯＳトランジ
スタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５のドレイン電流は全
て同一な値（以下「ＩA 」と称す）となる。
離酸化膜６がその形成時に、ソース・ドレイン領域のＮ
型拡散層４に従来例と同一幅浸入したとき、ゲート幅及
びゲート長が全て同じＮ型ＭＯＳトランジスタＱ１，Ｑ
２，Ｑ３，Ｑ４，Ｑ５のゲート幅の設計値をＷA とする
と、実際のＭＯＳ集積回路上では、Ｎ型ＭＯＳトランジ
スタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５のゲート幅はＷA −
Ｗl となる。またＮ型ＭＯＳトランジスタＱ１，Ｑ２，
Ｑ３，Ｑ４，Ｑ５は、しきい値電圧，ゲート酸化膜容量
を同一に構成してあり、数１より、Ｎ型ＭＯＳトランジ
スタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５のドレイン電流は全
て同一な値（以下「ＩA 」と称す）となる。
【００１６】したがって、Ｎ型ＭＯＳトランジスタＱ１
とＱ２が並列に接続され、Ｎ型ＭＯＳトランジスタＱ３
とＱ４とＱ５が並列に接続されたこの実施例では、ドレ
イン端子Ｔ１の電流値はＩA ×２、ドレイン端子Ｔ２の
電流値はＩA ×３となり、実際のＭＯＳ集積回路上のミ
ラー比はＩT1／ＩT2＝（ＩA ×２）／（ＩA ×３）＝２
／３となり、素子分離酸化膜６の広がりによるソース・
ドレイン領域のＮ型拡散層４の縮小にともなうミラー比
の変化を発生せず、設計値と同等なミラー比を得ること
ができる。
とＱ２が並列に接続され、Ｎ型ＭＯＳトランジスタＱ３
とＱ４とＱ５が並列に接続されたこの実施例では、ドレ
イン端子Ｔ１の電流値はＩA ×２、ドレイン端子Ｔ２の
電流値はＩA ×３となり、実際のＭＯＳ集積回路上のミ
ラー比はＩT1／ＩT2＝（ＩA ×２）／（ＩA ×３）＝２
／３となり、素子分離酸化膜６の広がりによるソース・
ドレイン領域のＮ型拡散層４の縮小にともなうミラー比
の変化を発生せず、設計値と同等なミラー比を得ること
ができる。
【００１７】以上のようにこの実施例によれば、全ての
ＭＯＳトランジスタＱ１〜Ｑ５のゲート幅およびゲート
長が全て同一に設計されているため、素子分離酸化膜６
の広がりによってゲート幅が縮小してもその縮小率は全
てのＭＯＳトランジスタにおいて同一である。したがっ
て、第１のトランジスタ群，第２のトランジスタ群のそ
れぞれを構成するＭＯＳトランジスタの個数によりミラ
ー比を設定することができ、素子分離酸化膜６の広がり
によるゲート幅の縮小の影響を受けることなく設計値ど
おりのミラー比が得られる。
ＭＯＳトランジスタＱ１〜Ｑ５のゲート幅およびゲート
長が全て同一に設計されているため、素子分離酸化膜６
の広がりによってゲート幅が縮小してもその縮小率は全
てのＭＯＳトランジスタにおいて同一である。したがっ
て、第１のトランジスタ群，第２のトランジスタ群のそ
れぞれを構成するＭＯＳトランジスタの個数によりミラ
ー比を設定することができ、素子分離酸化膜６の広がり
によるゲート幅の縮小の影響を受けることなく設計値ど
おりのミラー比が得られる。
【００１８】なお、この実施例では、Ｎ型ＭＯＳトラン
ジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５を用いたが、Ｐ型
ＭＯＳトランジスタでも構成できることは言うまでもな
い。
ジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５を用いたが、Ｐ型
ＭＯＳトランジスタでも構成できることは言うまでもな
い。
【００１９】
【発明の効果】以上のようにこの発明によれば、全ての
ＭＯＳトランジスタのゲート幅およびゲート長が全て同
一に設計されているため、素子分離酸化膜の広がりによ
ってゲート幅が縮小してもその縮小率は全てのＭＯＳト
ランジスタにおいて同一である。したがって、第１のト
ランジスタ群，第２のトランジスタ群のそれぞれを構成
するＭＯＳトランジスタの個数によりミラー比を設定す
ることができ、素子分離酸化膜の広がりによるＭＯＳト
ランジスタのゲート幅の縮小の影響を受けることなく設
計値どおりのミラー比が得られる。
ＭＯＳトランジスタのゲート幅およびゲート長が全て同
一に設計されているため、素子分離酸化膜の広がりによ
ってゲート幅が縮小してもその縮小率は全てのＭＯＳト
ランジスタにおいて同一である。したがって、第１のト
ランジスタ群，第２のトランジスタ群のそれぞれを構成
するＭＯＳトランジスタの個数によりミラー比を設定す
ることができ、素子分離酸化膜の広がりによるＭＯＳト
ランジスタのゲート幅の縮小の影響を受けることなく設
計値どおりのミラー比が得られる。
【図１】この発明の一実施例のＭＯＳ集積回路のカレン
トミラー回路装置の回路図である。
トミラー回路装置の回路図である。
【図２】(a) は図１に示すＭＯＳ集積回路のカレントミ
ラー回路装置の平面概要図、(b) は(a) のＡ−Ａ′線の
断面略図、(c) は(a) のＢ−Ｂ′線の断面略図である。
ラー回路装置の平面概要図、(b) は(a) のＡ−Ａ′線の
断面略図、(c) は(a) のＢ−Ｂ′線の断面略図である。
【図３】従来のＭＯＳ集積回路のカレントミラー回路装
置の回路図である。
置の回路図である。
【図４】(a) は図３に示すＭＯＳ集積回路のカレントミ
ラー回路装置の平面概要図、(b) は(a) のＣ−Ｃ′線の
断面略図、(c) は(a) のＤ−Ｄ′線の断面略図である。
ラー回路装置の平面概要図、(b) は(a) のＣ−Ｃ′線の
断面略図、(c) は(a) のＤ−Ｄ′線の断面略図である。
Ｑ１，Ｑ２ Ｎ型ＭＯＳトランジスタ（第１の
トランジスタ群） Ｑ３，Ｑ４，Ｑ５ Ｎ型ＭＯＳトランジスタ（第２の
トランジスタ群）
トランジスタ群） Ｑ３，Ｑ４，Ｑ５ Ｎ型ＭＯＳトランジスタ（第２の
トランジスタ群）
Claims (1)
- 【請求項１】 任意個数のＭＯＳトランジスタを並列に
接続した第１のトランジスタ群と、任意個数のＭＯＳト
ランジスタを並列に接続した第２のトランジスタ群とを
備え、 前記第１のトランジスタ群のゲートと前記第２のトラン
ジスタ群のゲートとを接続し、前記第１および第２のト
ランジスタ群のゲート長を同一とし、かつ、前記第１お
よび第２のトランジスタ群のゲート幅を同一としたＭＯ
Ｓ集積回路のカレントミラー回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253482A JPH0595233A (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓ集積回路のカレントミラー回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253482A JPH0595233A (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓ集積回路のカレントミラー回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595233A true JPH0595233A (ja) | 1993-04-16 |
Family
ID=17251998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253482A Pending JPH0595233A (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓ集積回路のカレントミラー回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595233A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094571A (ja) * | 2007-10-03 | 2009-04-30 | Toshiba Corp | 半導体集積回路 |
| JP2009231780A (ja) * | 2008-03-25 | 2009-10-08 | Toshiba Corp | 半導体装置 |
| JP2011086813A (ja) * | 2009-10-16 | 2011-04-28 | Renesas Electronics Corp | バイアス回路 |
-
1991
- 1991-10-01 JP JP3253482A patent/JPH0595233A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094571A (ja) * | 2007-10-03 | 2009-04-30 | Toshiba Corp | 半導体集積回路 |
| JP2009231780A (ja) * | 2008-03-25 | 2009-10-08 | Toshiba Corp | 半導体装置 |
| JP2011086813A (ja) * | 2009-10-16 | 2011-04-28 | Renesas Electronics Corp | バイアス回路 |
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