JPH0589056A - マルチプロセツサ通信方式およびマルチプロセツサ通信装置 - Google Patents
マルチプロセツサ通信方式およびマルチプロセツサ通信装置Info
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- JPH0589056A JPH0589056A JP3276692A JP27669291A JPH0589056A JP H0589056 A JPH0589056 A JP H0589056A JP 3276692 A JP3276692 A JP 3276692A JP 27669291 A JP27669291 A JP 27669291A JP H0589056 A JPH0589056 A JP H0589056A
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- 230000015654 memory Effects 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 abstract description 23
- 238000006243 chemical reaction Methods 0.000 abstract description 16
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 13
- 238000013507 mapping Methods 0.000 abstract description 4
- 238000013519 translation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
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- 235000010586 Sophora japonica Nutrition 0.000 description 1
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Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 バス以外の通信網で結合された高並列マルチ
プロセッサシステムにおいて疑似共有メモリアクセスを
実現するための方式および装置で、プロセッサ台数の増
大にともなう、メモリアドレス空間の不足の解消のため
動的に、かつ各プロセッサで独立に、遠隔プロセッサの
マッピングを変更する。 【構成】 本装置では、図２のように、バス１３を監視
し通信網にアクセス要求を送信する送信ＤＭＡＣ２６
に、アドレス変換および送信先プロセッサの判定を行な
う送信ＴＬＢ２２を付加し、通信網からのアクセス要求
を受信しバス１３を経由してローカルメモリのアクセス
を行なう受信ＤＭＡＣ２７に、ローカルメモリの物理ア
ドレスへの変換を行なう受信ＴＬＢ２３を付加し、この
２つのＴＬＢおよび、プロセッサに内蔵されたアドレス
交換機構の３つを用いて、動的にマッピングを管理す
る。ＴＬＢの更新は、プロセッサに割り込みをかけソフ
トウェアによって行なう。
プロセッサシステムにおいて疑似共有メモリアクセスを
実現するための方式および装置で、プロセッサ台数の増
大にともなう、メモリアドレス空間の不足の解消のため
動的に、かつ各プロセッサで独立に、遠隔プロセッサの
マッピングを変更する。 【構成】 本装置では、図２のように、バス１３を監視
し通信網にアクセス要求を送信する送信ＤＭＡＣ２６
に、アドレス変換および送信先プロセッサの判定を行な
う送信ＴＬＢ２２を付加し、通信網からのアクセス要求
を受信しバス１３を経由してローカルメモリのアクセス
を行なう受信ＤＭＡＣ２７に、ローカルメモリの物理ア
ドレスへの変換を行なう受信ＴＬＢ２３を付加し、この
２つのＴＬＢおよび、プロセッサに内蔵されたアドレス
交換機構の３つを用いて、動的にマッピングを管理す
る。ＴＬＢの更新は、プロセッサに割り込みをかけソフ
トウェアによって行なう。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサ通信
方式およびマルチプロセッサ通信装置に関する。
方式およびマルチプロセッサ通信装置に関する。
【０００２】
【従来の技術】バス結合では電気的に結合できるプロセ
ッサ台数に限りがあり高並列化は困難である。そこで、
高並列マルチプロセッサを実現する場合、プロセッサ間
の結合に、多段結合網などを用いることになる。その場
合、通信方式としては、次の２つの方法がある。 １．メッセージ通信を用いる。 ２．プロセッサから出たメモリアクセス要求によって、
通信するプロセッサを判定しネットワークを切替える。
これにより類似共有メモリアクセスを実現する。
ッサ台数に限りがあり高並列化は困難である。そこで、
高並列マルチプロセッサを実現する場合、プロセッサ間
の結合に、多段結合網などを用いることになる。その場
合、通信方式としては、次の２つの方法がある。 １．メッセージ通信を用いる。 ２．プロセッサから出たメモリアクセス要求によって、
通信するプロセッサを判定しネットワークを切替える。
これにより類似共有メモリアクセスを実現する。
【０００３】従来の高並列型マルチプロセッサシステム
では、（１）を用いたものが多い。一方、圧倒的に普及
しているバス結合型マルチプロセッサのソフトウェア資
産を利用する点では、（２）が望まれる。こういった、
従来型の疑似共有メモリシステムとしては、バタフライ
（ＢＢＮ社）、可変構造型並列計算機（九州大学）、Ｃ
ｅｎｊｕ（日本電気）、ＲＰ３（ＩＢＭ）などがある。
では、（１）を用いたものが多い。一方、圧倒的に普及
しているバス結合型マルチプロセッサのソフトウェア資
産を利用する点では、（２）が望まれる。こういった、
従来型の疑似共有メモリシステムとしては、バタフライ
（ＢＢＮ社）、可変構造型並列計算機（九州大学）、Ｃ
ｅｎｊｕ（日本電気）、ＲＰ３（ＩＢＭ）などがある。
【０００４】
【発明が解決しようとする課題】ところが、プロセッサ
台数が増加すると１台のプロセッサに割り付けられるメ
モリ空間が小さくなる。一方、１台のプロセッサ当たり
の実メモリサイズは増大する方向にある。従来の方法で
はプロセッサの実アドレス空間が４ＧＢであることを考
えると表１の様に必要な通信空間の一部しか各プロセッ
サにマップできなくなる。
台数が増加すると１台のプロセッサに割り付けられるメ
モリ空間が小さくなる。一方、１台のプロセッサ当たり
の実メモリサイズは増大する方向にある。従来の方法で
はプロセッサの実アドレス空間が４ＧＢであることを考
えると表１の様に必要な通信空間の一部しか各プロセッ
サにマップできなくなる。
【表１】
【０００５】さらに、最近のプロセッサでは、アドレス
変換機構を有し仮想記憶が比較的容易に実現されるが、
従来の方式で、仮想記憶を行なった場合、実アドレスと
記憶内容の関係が動的に変わるため、この情報をすべて
のプロセッサに反映させる必要がある。この際、プロセ
ッサ間のメモリアクセス要求とアドレスマップの変化の
情報とのすれ違いを防ぐ工夫が必要になる。
変換機構を有し仮想記憶が比較的容易に実現されるが、
従来の方式で、仮想記憶を行なった場合、実アドレスと
記憶内容の関係が動的に変わるため、この情報をすべて
のプロセッサに反映させる必要がある。この際、プロセ
ッサ間のメモリアクセス要求とアドレスマップの変化の
情報とのすれ違いを防ぐ工夫が必要になる。
【０００６】
【課題を解決するための手段】本発明に係るマルチプロ
セッサ通信方式は、プロセッサが通信制御装置を介し通
信網に結合されているマルチプロセッサシステムにおい
て、メモリアクセス要求を出したプロセッサ（Ａとす
る）は、アクセスするプロセッサ（Ｂとする）の論理ア
ドレスを用いてプロセッサＢへのアクセスを送信し、さ
らに、メモリアクセス要求を受信したプロセッサＢで
は、プロセッサＡからの論理アドレスをプロセッサＢの
メモリの実アドレスに変換してから実メモリをアクセス
することを特徴とする。
セッサ通信方式は、プロセッサが通信制御装置を介し通
信網に結合されているマルチプロセッサシステムにおい
て、メモリアクセス要求を出したプロセッサ（Ａとす
る）は、アクセスするプロセッサ（Ｂとする）の論理ア
ドレスを用いてプロセッサＢへのアクセスを送信し、さ
らに、メモリアクセス要求を受信したプロセッサＢで
は、プロセッサＡからの論理アドレスをプロセッサＢの
メモリの実アドレスに変換してから実メモリをアクセス
することを特徴とする。
【０００７】また本発明のマルチプロセッサ通信装置
は、プロセッサが通信制御装置を介し通信網に結合され
ているマルチプロセッサシステムにおいて、メモリアク
セス要求を出したプロセッサ（Ａとする）のアドレスを
解析し、通信先のプロセッサ（Ｂとする）を判定する機
構をもち、さらに、メモリアクセス要求を受信したプロ
セッサＢで、プロセッサＡからのアドレス情報をプロセ
ッサＢの実アドレスに変換してプロセッサメモリＢをア
クセスする機構を持つを特徴とする。
は、プロセッサが通信制御装置を介し通信網に結合され
ているマルチプロセッサシステムにおいて、メモリアク
セス要求を出したプロセッサ（Ａとする）のアドレスを
解析し、通信先のプロセッサ（Ｂとする）を判定する機
構をもち、さらに、メモリアクセス要求を受信したプロ
セッサＢで、プロセッサＡからのアドレス情報をプロセ
ッサＢの実アドレスに変換してプロセッサメモリＢをア
クセスする機構を持つを特徴とする。
【０００８】
【作用】本発明は作用において以下の特徴を有する。 １．通信要求を出すプロセッサＡで通信したいプロセッ
サＢのアクセスしたい領域をオンデマンドで切替えるこ
とにより、上記物理アドレス空間不足の問題を解決す
る。 ２．プロセッサ間で論理アドレスで通信要求を渡し、要
求を受けたプロセッサＢでの実メモリと論理アドレスの
マッピングを変更しても、他のプロセッサに影響しない
ようにする。これにより仮想記憶を簡単に実現してい
る。
サＢのアクセスしたい領域をオンデマンドで切替えるこ
とにより、上記物理アドレス空間不足の問題を解決す
る。 ２．プロセッサ間で論理アドレスで通信要求を渡し、要
求を受けたプロセッサＢでの実メモリと論理アドレスの
マッピングを変更しても、他のプロセッサに影響しない
ようにする。これにより仮想記憶を簡単に実現してい
る。
【０００９】
［装置の実施例］本発明のマルチプロセッサ通信装置に
ついて、図１および図２を参照して説明する。
ついて、図１および図２を参照して説明する。
【００１０】本実施例では、図１に示すプロセッサエレ
メントを、結線１４を用いて、複数個、通信網に接続し
マルチプロセッサシステムを構築する。各プロセッサエ
レメントは、マイクロプロセッサ１０、ローカルメモリ
１１、通信制御装置１２からなり、１０から１２はバス
により結合されている。さらに、通信制御装置１２から
マイクロプロセッサ１０に対し割り込みを要求する信号
線１５を持つ。
メントを、結線１４を用いて、複数個、通信網に接続し
マルチプロセッサシステムを構築する。各プロセッサエ
レメントは、マイクロプロセッサ１０、ローカルメモリ
１１、通信制御装置１２からなり、１０から１２はバス
により結合されている。さらに、通信制御装置１２から
マイクロプロセッサ１０に対し割り込みを要求する信号
線１５を持つ。
【００１１】さらに、通信制御装置１２の構成を図２に
示す。通信制御装置１２は、バス１３のメモリアクセス
要求のうち、他プロセッサのメモリへのアクセス（以降
これを遠隔アクセスと呼ぶ）を検出しネットワークへの
通信要求に変換する送信ＤＭＡＣ２６および、ネットワ
ーク１４からデータを受信し、外部バスへのメモリアク
セス要求に変換する受信ＤＭＡＣ２７、送信ＤＭＡＣ２
６の要求を受け、送り先プロセッサの特定をおこなうた
めの連想メモリである送信ＴＬＢ２２、受信ＤＭＡＣ２
７の要求を受け要求アドレスからプロセッサＢの物理ア
ドレスへの変換を行なう連想メモリである受信ＴＬＢ２
３、および、２２または２３のいずれかのＴＬＢ上にア
ドレス変換のためのデータがなかった場合にプロセッサ
に割り込みをかけるため、割り込み制御回路２１から構
成される。
示す。通信制御装置１２は、バス１３のメモリアクセス
要求のうち、他プロセッサのメモリへのアクセス（以降
これを遠隔アクセスと呼ぶ）を検出しネットワークへの
通信要求に変換する送信ＤＭＡＣ２６および、ネットワ
ーク１４からデータを受信し、外部バスへのメモリアク
セス要求に変換する受信ＤＭＡＣ２７、送信ＤＭＡＣ２
６の要求を受け、送り先プロセッサの特定をおこなうた
めの連想メモリである送信ＴＬＢ２２、受信ＤＭＡＣ２
７の要求を受け要求アドレスからプロセッサＢの物理ア
ドレスへの変換を行なう連想メモリである受信ＴＬＢ２
３、および、２２または２３のいずれかのＴＬＢ上にア
ドレス変換のためのデータがなかった場合にプロセッサ
に割り込みをかけるため、割り込み制御回路２１から構
成される。
【００１２】［実施例の装置の動作］プロセッサＡがプ
ロセッサＢのメモリに書き込みアクセスした場合の動作
を示す。下記のプロセッサＡ側、プロセッサＢ側の順に
動作する。 プロセッサＡ側 １．送信ＤＭＡＣ２６は、バス１３のアドレスを監視し
バス１３に出ているアドレスのｂｉｔ３１が１であった
場合これを遠隔アクセス要求とみなし以下の送信処理を
おこなう。 ２．結線２８を通し、バス１３に出ていたアドレスＷか
ら送信ＴＬＢ２２を検索し、通信するプロセッサＢを特
定する。アドレスＷについては、ｂｉｔ３１を０にした
ものをプロセッサＢに送るアドレスＸとする。 ３．送信ＤＭＡＣ２６は、アドレスＸ、バス１３上のデ
ータＤからプロセッサＢへのメッセージを組み立てプロ
セッサＢに送信する。
ロセッサＢのメモリに書き込みアクセスした場合の動作
を示す。下記のプロセッサＡ側、プロセッサＢ側の順に
動作する。 プロセッサＡ側 １．送信ＤＭＡＣ２６は、バス１３のアドレスを監視し
バス１３に出ているアドレスのｂｉｔ３１が１であった
場合これを遠隔アクセス要求とみなし以下の送信処理を
おこなう。 ２．結線２８を通し、バス１３に出ていたアドレスＷか
ら送信ＴＬＢ２２を検索し、通信するプロセッサＢを特
定する。アドレスＷについては、ｂｉｔ３１を０にした
ものをプロセッサＢに送るアドレスＸとする。 ３．送信ＤＭＡＣ２６は、アドレスＸ、バス１３上のデ
ータＤからプロセッサＢへのメッセージを組み立てプロ
セッサＢに送信する。
【００１３】ただし、（２）で、送信ＴＬＢ２２に変換
に必要なＴＬＢエントリが存在しなかった場合、送信処
理は一時中断し、割り込み制御回路２１により、プロセ
ッサ１０に割り込みが発行される。プロセッサは、ロー
カルメモリ１１上のアドレス変換テーブルを参照し変換
に必要なＴＬＢエントリを作成し、バス１３、送信ＴＬ
Ｂ書き換えバス２４を経由して、送信ＴＬＢ２２へ変換
に必要なエントリを書き込むことで送信処理が再開す
る。 プロセッサＢ側 １．受信ＤＭＡＣ２７がネットワークから要求として、
アドレスＸ、データＤを受信する。 ２．結線２９を通し、アドレスＸで受信ＴＬＢ２３を検
索し、プロセッサＢの物理アドレスＹに変換する。 ３．送信ＤＭＡＣ２７は、アドレスＹにデータＤを書き
込む要求をバス１３に出す。 ４．バス１３を経由して、ローカルメモリ１１にデータ
Ｄが書き込まれる。 ただし、（２）で、受信ＴＬＢ２３に変換に必要なＴＬ
Ｂエントリが存在しなかった場合、受信処理は一時中断
し、割り込み制御回路２１により、プロセッサ１０に割
り込みが発行される。プロセッサは、ローカルメモリ上
のアドレス変換テーブルを参照し変換に必要なＴＬＢエ
ントリを作成し、バス１３、送信ＴＬＢ書き換えバス２
５を経由して、受信ＴＬＢ２３へ変換に必要なエントリ
を書き込むことで受信処理が再開する。
に必要なＴＬＢエントリが存在しなかった場合、送信処
理は一時中断し、割り込み制御回路２１により、プロセ
ッサ１０に割り込みが発行される。プロセッサは、ロー
カルメモリ１１上のアドレス変換テーブルを参照し変換
に必要なＴＬＢエントリを作成し、バス１３、送信ＴＬ
Ｂ書き換えバス２４を経由して、送信ＴＬＢ２２へ変換
に必要なエントリを書き込むことで送信処理が再開す
る。 プロセッサＢ側 １．受信ＤＭＡＣ２７がネットワークから要求として、
アドレスＸ、データＤを受信する。 ２．結線２９を通し、アドレスＸで受信ＴＬＢ２３を検
索し、プロセッサＢの物理アドレスＹに変換する。 ３．送信ＤＭＡＣ２７は、アドレスＹにデータＤを書き
込む要求をバス１３に出す。 ４．バス１３を経由して、ローカルメモリ１１にデータ
Ｄが書き込まれる。 ただし、（２）で、受信ＴＬＢ２３に変換に必要なＴＬ
Ｂエントリが存在しなかった場合、受信処理は一時中断
し、割り込み制御回路２１により、プロセッサ１０に割
り込みが発行される。プロセッサは、ローカルメモリ上
のアドレス変換テーブルを参照し変換に必要なＴＬＢエ
ントリを作成し、バス１３、送信ＴＬＢ書き換えバス２
５を経由して、受信ＴＬＢ２３へ変換に必要なエントリ
を書き込むことで受信処理が再開する。
【００１４】［方式の実施例］さらに、本発明のマルチ
プロセッサ通信方式をマルチプロセッサ通信装置を用い
た場合について、図３を参照して説明する。
プロセッサ通信方式をマルチプロセッサ通信装置を用い
た場合について、図３を参照して説明する。
【００１５】マルチプロセッサ通信装置の場合同様、プ
ロセッサＡの論理アドレスＶにマップされたプロセッサ
ＢのメモリにデータＤを書き込む場合を考える。 プロセッサＡ １．プロセッサ内部のアドレス変換機構を用いて論理ア
ドレスＶを、物理アドレスＷに変換する。この時のアド
レス変換を図３では、ＣＰＵアドレス変換４９と呼ぶ。
物理アドレスＷは、プロセッサＢの論理アドレス変換の
ｂｉｔ３１を立てた（１にした）ものとする。 ２．バスに出た物理アドレスのｂｉｔ３１が立っている
ので通信制御装置１２の送信ＤＭＡＣ２６が動作する。
このとき、送信ＴＬＢ２２により、送信アドレス変換５
０が行なわれ、アドレスＷにマップされているプロセッ
サがプロセッサＢであることの検出がされる。さらに、
アドレスＷのｂｉｔ３１をおとしてプロセッサＢの論理
アドレスＸへの変換が行なわれる。 ３．プロセッサＢにアクセス要求を転送する。 プロセッサＢ １．プロセッサＡから論理アドレスＸへのアクセス要求
を受信する。 ２．受信ＴＬＢ２３を用いて、受信アドレス変換５１が
行なわれ、論理アドレスＸをプロセッサＢの物理アドレ
スＹに変換する。 ３．受信ＤＭＡＣ２７により、バスへ物理アドレスＹへ
のデータＤの書き込み要求が出力され、ローカルメモリ
１１にデータが書き込まれる。
ロセッサＡの論理アドレスＶにマップされたプロセッサ
ＢのメモリにデータＤを書き込む場合を考える。 プロセッサＡ １．プロセッサ内部のアドレス変換機構を用いて論理ア
ドレスＶを、物理アドレスＷに変換する。この時のアド
レス変換を図３では、ＣＰＵアドレス変換４９と呼ぶ。
物理アドレスＷは、プロセッサＢの論理アドレス変換の
ｂｉｔ３１を立てた（１にした）ものとする。 ２．バスに出た物理アドレスのｂｉｔ３１が立っている
ので通信制御装置１２の送信ＤＭＡＣ２６が動作する。
このとき、送信ＴＬＢ２２により、送信アドレス変換５
０が行なわれ、アドレスＷにマップされているプロセッ
サがプロセッサＢであることの検出がされる。さらに、
アドレスＷのｂｉｔ３１をおとしてプロセッサＢの論理
アドレスＸへの変換が行なわれる。 ３．プロセッサＢにアクセス要求を転送する。 プロセッサＢ １．プロセッサＡから論理アドレスＸへのアクセス要求
を受信する。 ２．受信ＴＬＢ２３を用いて、受信アドレス変換５１が
行なわれ、論理アドレスＸをプロセッサＢの物理アドレ
スＹに変換する。 ３．受信ＤＭＡＣ２７により、バスへ物理アドレスＹへ
のデータＤの書き込み要求が出力され、ローカルメモリ
１１にデータが書き込まれる。
【００１６】
【発明の効果】本発明のマルチプロセッサ通信装置およ
びマルチプロセッサ通信方式は、高並列マルチプロセッ
サ装置で疑似共有メモリを実現する方法であり以下の特
徴を有する。 １．通信要求を出すプロセッサＡで、通信したいプロセ
ッサＢの通信したい領域をオンデマンドでマップし切替
えることができ、上記、物理アドレス空間不足の問題が
解決される。 ２．プロセッサ間で論理アドレスで通信要求を渡すた
め、要求を受けたプロセッサＢでの実メモリと論理アド
レスのマッピングを変更しても、他のプロセッサには影
響がでない。このため、仮想記憶が簡単に実現される。
びマルチプロセッサ通信方式は、高並列マルチプロセッ
サ装置で疑似共有メモリを実現する方法であり以下の特
徴を有する。 １．通信要求を出すプロセッサＡで、通信したいプロセ
ッサＢの通信したい領域をオンデマンドでマップし切替
えることができ、上記、物理アドレス空間不足の問題が
解決される。 ２．プロセッサ間で論理アドレスで通信要求を渡すた
め、要求を受けたプロセッサＢでの実メモリと論理アド
レスのマッピングを変更しても、他のプロセッサには影
響がでない。このため、仮想記憶が簡単に実現される。
【図１】本発明の一実施例におけるプロセッサ装置の構
成図である。
成図である。
【図２】本発明の一実施例における通信制御装置の構成
図である。
図である。
【図３】本発明の通信方式の概念図である。
１０ マイクロプロセッサ １１ ローカルメモリ １２ 通信制御装置 １３ バス １４ 通信網との結線 １５ 割り込み要求線 ２１ 割り込み制御回路 ２２ 送信ＴＬＢ ２３ 受信ＴＬＢ ２４ 送信ＴＬＢ書き換えバス ２５ 受信ＴＬＢ書き換えバス ２６ 送信ＤＭＡＣ ２７ 受信ＤＭＡＣ ２８ 送信ＴＬＢ検索バス ２９ 受信ＴＬＢ検索バス ４１ プロセッサＡの論理アドレス空間 ４２ プロセッサＡの物理アドレス空間 ４３ プロセッサＢの論理アドレス空間 ４４ プロセッサＢの物理アドレス空間 ４５，４６，４７ マッピングされたメモリ ４８ メモリ実体 ４９ ＣＰＵアドレス変換 ５０ 送信アドレス変換 ５１ 受信アドレス変換
Claims (2)
- 【請求項１】 プロセッサが通信制御装置を介し通信網
に結合されているマルチプロセッサシステムにおいて、
メモリアクセス要求を出したプロセッサＡは、アクセス
するプロセッサＢの論理アドレスを用いてプロセッサＢ
へのアクセスを送信し、さらに、メモリアクセス要求を
受信したプロセッサＢでは、プロセッサＡからの論理ア
ドレスをプロセッサＢのメモリの実アドレスに変換して
から実メモリをアクセスすることを特徴とするマルチプ
ロセッサ通信方式。 - 【請求項２】 プロセッサが通信制御装置を介し通信網
に結合されているマルチプロセッサシステムにおいて、
メモリアクセス要求を出したプロセッサＡのアドレスを
解析し、通信先のプロセッサＢを判定する機構をもち、
さらに、メモリアクセス要求を受信したプロセッサＢ
で、プロセッサＡからのアドレス情報をプロセッサＢの
実アドレスに変換してプロセッサメモリＢをアクセスす
る機構を持つことを特徴とするマルチプロセッサ通信装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3276692A JPH0589056A (ja) | 1991-09-27 | 1991-09-27 | マルチプロセツサ通信方式およびマルチプロセツサ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3276692A JPH0589056A (ja) | 1991-09-27 | 1991-09-27 | マルチプロセツサ通信方式およびマルチプロセツサ通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589056A true JPH0589056A (ja) | 1993-04-09 |
Family
ID=17573000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3276692A Pending JPH0589056A (ja) | 1991-09-27 | 1991-09-27 | マルチプロセツサ通信方式およびマルチプロセツサ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589056A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5606686A (en) * | 1993-10-22 | 1997-02-25 | Hitachi, Ltd. | Access control method for a shared main memory in a multiprocessor based upon a directory held at a storage location of data in the memory after reading data to a processor |
| US6295579B1 (en) | 1994-07-04 | 2001-09-25 | Hitachi, Ltd. | Parallel processor system including a cache memory subsystem that has independently addressable local and remote data areas |
| US6928529B2 (en) | 2001-08-07 | 2005-08-09 | Nec Corporation | Data transfer between virtual addresses |
| US7136933B2 (en) | 2001-06-06 | 2006-11-14 | Nec Corporation | Inter-processor communication systems and methods allowing for advance translation of logical addresses |
| JP2008305201A (ja) * | 2007-06-07 | 2008-12-18 | Nippon Telegr & Teleph Corp <Ntt> | ノード間データ転送制御装置およびメモリ構成変更方法ならびにプログラム |
| US7882166B2 (en) | 2003-02-21 | 2011-02-01 | Nec Corporation | Inter-computer data transfer method and inter-computer network system |
-
1991
- 1991-09-27 JP JP3276692A patent/JPH0589056A/ja active Pending
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