JPH0584596B2 - - Google Patents

Description

【発明の詳細な説明】 イ 産業上の利用分野 本発明は論理回路及びメモリ回路に係り、更に
詳しくは、これらの回路における参照電圧発生器
に関する。本発明に係る参照電圧発生器は
SRAMやDRAMの参照電圧回復回路に特に適し
ている。

ロ 背景技術 SRAMにおいてはデータは、接地レベルへの
経路がオンあるいはオフに選択的に切換えられ得
るような交差接続トランジスタ段に記憶され、一
方、DRAMにおいてはデータはトランジスタに
よつて作動されるキヤパシタに記憶される。

アクセス操作はどちらのタイプのメモリでも同
様であり、適宜な経路を接地電位につなぐことに
よる。

SRAMのメモリ・セル・アレイはスタテイツ
ク・メモリ・セルの配列体から成り、それらのセ
ルは水平ワード線（WL）及び垂直ビツト線
（BL）に接続されている。メモリ・セルはビツト
線にトランスフア・ゲート・トランジスタを介し
て接続されており、このトランスフア・ゲート・
トランジスタのゲートはワード線に接続されてい
る。ビツト線は１つの列上に配置された全てのセ
ルに共通して接続しており、比較的高い浮遊容量
を有する列バスを構成し、その高い浮遊容量は並
列接続されたトランスフア・ゲート・トランジス
タによるものである。リード／ライト動作はビツ
ト線を通じて行なわれる。ビツト線は参照電圧と
呼ばれる特定の電圧レベルにまでプリチヤージさ
れ、参照電圧は結合回路を通じて参照電圧発生器
から与えられる。スタテイツク型のセルにアクセ
スする場合、ワード線デコーダを通じて選択され
たセルはビツト線の１つのキヤパシタを部分放電
させることによつて記憶されたデータをビツト線
へと転送し、こうして、選択されたセルに接続さ
れた２つのビツト線間の差動電圧が拡がつてい
く。この電位差はセンス・アンプ（SA）によつ
て感知され、入出力（Ｉ／Ｏ）パツドに出力する
ために適当なバツフア手段により増幅及びラツチ
される。

アレイへの次のアクセスは、前回選択されたビ
ツト線が参照電圧に回復された後にのみ可能であ
る。このビツト線の参照電圧への回復をビツト線
回復という。このビツト線回復のために要する時
間はメモリ・サイクル時間に直接影響を与える。
このメモリ・サイクル時間とはアクセス時間と回
復時間との合計時間だからである。このように、
ビツト線回復の動作には２つの問題点があること
が分かる。第１点はメモリ・サイクル時間を増大
させることである。これは回復動作とアクセス動
作とを時間的に重畳させることができないからで
ある。第２点は比較的大きなキヤパシタンスを有
するビツト線をチヤージする必要があることであ
る。

好ましいとは言えないリード・サイクルを必要
とするダイナミツク・メモリ・セルを利用するシ
ステムでは、アドレス指定された時にメモリ・セ
ルのキヤパシタがチヤージあるいはデスチヤージ
された際の列バス上の電圧の急激な変化を検知す
ることにより、データがメモリ・セルから読み出
される。

従つてメモリ回路内の高いキヤパシタンスを有
するバスあるいは線を参照電位に回復させる際に
は同様の点が問題になる。更に、メモリ以外の論
理回路についても同様の問題が生じる。

SRAMに関しては、１つの典型的解決策が既
に知られている。H.Shinohara等の「３レベル・
ワード線を有する4.5ns 256K CMOS SRAM」
と題する1985年IEEE／SSCCダイジエストのテ
クニカル・ペーパーpp 62−63の文献、特にその
Fig.2は回復回路を含むRAMの回路図を示してい
る。本明細書添付の図面中の第５図はこの従来技
術を示している。

第５図に示されたメモリ回路１０は従来の
SRAMの一部である。メモリ回路１０は通常の
スタテイツク・メモリ・セルMC１を含み、セル
MC１は行及び列状に配列された多数の同様のセ
ルの一部である。メモリ・セルMC１は２本のビ
ツト線の間に接続されている。２本のビツト線は
BL（真）及び（反転あるいは相補ビツト線）
であり、これらは列バスを構成する。メモリ・セ
ルMC１は行線即ちワード線WLによりアドレス
指定（イネーブル）される。従つてワード線WL
は１つの行上の全てのメモリ・セルをアドレス指
定する。先に述べたトランスフア・ゲート・トラ
ンジスタについては説明を簡単にするため省略し
てある。列バス即ちビツト線BL及びは既知の
ように夫々がセンス・アンプ（図示せず）の２本
の手に接続されている。ビツト線BL，は固有
の高い浮遊容量Ｃ１及びＣ２を有している。浮遊
容量Ｃ１及びＣ２は、列上のメモリ・セルの数と
ともに増大する非常に多数の前記トランスフア・
ゲート・トランジスタに起因するものである。

メモリ回路１０は参照電圧回復回路１１を含
み、この参照電圧回復回路１１はビツト線BL及
びBLの電位を参照電圧まで引上げるためのもの
である。参照電圧回復回路１１は２つの要素回路
から成る。それらは結合及び均等化回路１２と参
照電圧発生器１３とである。結合及び均等化回路
１２は３つのＰ−チヤネル・トランジスタＰ１
４，Ｐ１５及びＰ１６から成り、これらのトラン
ジスタＰ１４，Ｐ１５及びＰ１６はビツト線BL
及び間に設けられ、また、ビツト線クロツク
（信号）BLRによりゲート操作されるようになつ
ている。トランジスタＰ１４及びＰ１５は結合ト
ランジスタとして利用されている。これらのトラ
ンジスタは、ターン・オンされた時には、参照電
圧線RL上の参照電圧をビツト線に印加する。一
方、２本のビツト線BL及びはトランジスタＰ
１６を通じて導通され、電荷は２本のビツト線
BL及びに等しく分けられる。こうしてキヤパ
シタンスＣ１及びＣ２（ビツト線BL及びの浮
遊容量）の両方は参照電圧のレベルまでチヤージ
される。トランジスタＰ１６はキヤパシタンスＣ
１及びＣ２の電荷即ちビツト線の電位を均等化す
る。こうしてトランジスタＰ１４，Ｐ１５，Ｐ１
６は回復時間中にビツト線を参照電圧線RL上の
参照電圧にプリチヤージする。出願人の知る限
り、参照電圧発生器１３は普通のＮチヤネル・ト
ランジスタＮ１７から成り、そのゲートはドレイ
ンに接続され、ドレインは第１の電源VHに接続
されている。トランジスタＮ１７は定電流源とし
て働き、大容量のキヤパシタンスＣ１及びＣ２に
必要な電流を供給する。キヤパシタンスＣ１及び
Ｃ２はビツト線と第２の電源、この場合は接地
GNDとの間に接続されている。トランジスタＮ
１７のしきい値電圧をVTとしたとき、参照電圧
は（VH−VT）に等しい。

SRAMで大容量のビツト値を特定の参照電圧
に回復する際の問題に対する従来の解決策には非
常に安定な参照電圧発生器を用いるというものが
ある。ビツト線のキヤパシタンスに必要な電流供
給を行うのに適するようにするにはこの参照電圧
発生器は非常に大きなものでなければならない。
そしてトランジスタＮ１７はビツト線を十分にプ
リチヤージレベルにするために十分に大きく設計
されなければならない。例えば15mmといつた数ミ
リメートルのチヤネル幅を有するトランジスタを
用いることが知られているが、これではシリコン
上の極めて広い面積が占められてしまうことにな
る。

また、トランジスタを小さくしようとすれば、
回復速度を遅くしなければならず、回復時間が非
常に長くなる。一般に回復速度と面積との間で妥
協がはかられるが、両方について不満足な特性が
得られるだけである。

このような回復速度と面積との間で妥協がはか
られるようなトランジスタＮ１７を有する第５図
のメモリ回路の動作は第６図の信号波形を参照す
ることにより更に理解される。第６図は第５図の
いくつかの点における電位を示している。メモ
リ・セルMC１にアクセスする前に、初期状態に
おいて、参照線BL（図中、曲線２１参照）、ビツ
ト線BL（曲線２３参照）、及び相補ビツト線
（リード動作中は曲線２４、ライト動作中は曲線
２５）は全てVH−VT即ち電源電圧よりもしき
い値電圧だけ低いレベルにプリチヤージされる。
ビツト線回復クロツク信号BLR（曲線２２）は
VHとGND（０レベル）との間で変化する。時刻
ｔ１及びｔ２の間で始まるアクセス動作に続い
て、ビツト線への電流供給に起因して参照線RL
の電位は時刻ｔ２において下がり始める。時刻ｔ
２では、トランジスタＰ１４及びＰ１５を駆動さ
せるためにビツト線回復信号BLRが下降し、ト
ランジスタＮ１７から電流を供給してビツト線
BL及びの電位を参照電圧VH−VTまで押し
上げる。回復動作は時刻ｔ２からｔ３まで続く。
時刻ｔ３で回復動作は完了し、全線特に参照線が
回復する。時刻ｔ３の直後にはBLRクロツク信
号は上昇する。

このような従来の解決策ではトレード・オフが
行なわれて来ており、即ち、トランジスタＮ１７
の大きさは十分でなく、しかも、波形２１中のか
なりの大きさの電圧降下が我慢して受入れられ、
標準的な回復時間は約12nsとなつていた。

ビツト線キヤパシタをチヤージする電流の流れ
は設計上の制約を常に受けており、この点から、
従来の参照電圧発生器は決して完全に安定なもの
ではなかつた。

ハ 発明の目的 本発明の目的は半導体上に占める面積が小さく
且つビツト線キヤパシタンスを参照電圧に迅速に
回復させることのできる参照電圧発生器を提供す
ることである。

ニ 発明の概要 本発明によれば、大容量バスを電源の公称値よ
りも低い参照電圧レベルに回復させるための参照
電圧回復回路が提供される。この参照電圧回復回
路はバスと参照電圧線との間に接続された結合手
段を含み、結合手段内では参照電圧が利用され、
この参照電圧は参照電圧発生器から供給される。
本発明では、回復時間中に動作する動的電流源が
定電流源に付加される。

本発明による参照電圧発生器は２つの特徴点を
有する。第１点は定電流源が十分に小さい事であ
る。この定電流源もやはり、負荷抵抗として働き
且つ参照電圧線と第１電源との間に接続された
NMOSトランジスタを含んでいる。第２点は前
記ダイナミツク電流源がPMOSトランジスタを
含んでいる事である。このPMOSトランジスタ
は前記NMOSトランジスタに並列に設置され回
復時間中に導通するようにゲート操作される。

本発明をメモリ回路に適用すると、例えば
CMOSメモリが提供され、このCMOSメモリは
アドレス信号により選択されるメモリ・セル、こ
のメモリ・セルに記憶される情報に対応する信号
を受信及び送信するための少なくとも一対のビツ
ト線、及びビツト線を参照電圧線上に現われ得る
参照電圧に高速で回復させるための参照電圧回復
回路を含んでいる。このCMOSメモリは更に、
ドレイン及びゲートが第１電源に短絡及び接続さ
れているようなＮチヤネル・トランジスタから成
る参照電圧発生器を含んでいる。この場合の特徴
点は次のようである。即ち、前記参照電圧発生器
がＰチヤネル・トランジスタをも含んでおり、こ
のＰチヤネル・トランジスタは参照電圧線と前記
第１電源との間に接続されており、クロツク信号
によりゲート操作される。クロツク信号はビツト
線回復クロツク信号により刻時操作され、Ｐチヤ
ネル・トランジスタは回復時間中に活性化（ター
ンオン）されるようになつている。

この場合には、参照電圧は電源電圧よりもしき
い値電圧分だけ低い値に等しい。

本発明に係る新規な参照電圧発生器はダイナミ
ツク型あるいはスタテイツク型のメモリ・システ
ム中のビツト線回復回路以外の他の回路と組み合
されてもよいし、メモリ・システム以外の論理回
路に用いられてもよい。

ホ 実施例 第１図及び第２図には本発明の互いに異なる実
施例が示されている。第５図に示した従来の参照
電圧発生器１３と比較すると、定電流源装置に高
速の動的電圧源が付加され、定電流源装置の大き
さは非常に減小されている。

この高速の動的電圧源は単にＰチヤネル・トラ
ンジスタＰ３３から成るものであつてもよく、Ｐ
チヤネル・トランジスタＰ３３の大きさはＮチヤ
ネル・トランジスタＮ３２の大きさの1/3〜1/5程
度である。トランジスタＰ３３はブースト制御ク
ロツク信号BCCによつて回復時間中だけ活性化
され、信号BCCはビツト線回復クロツク信号
BLRによつて刻時制御される。トランジスタＰ
３３のドレイン電位は最大で（VH−VT）であ
るので、トランジスタＰ３３はリニアに動作して
参照線RLに付加的な電流１２を迅速に供給する。
更に、トランジスタＮ３２は第５図のトランジス
タＮ１７より非常に小さく、例えば約10分の１以
下である。

第１図の参照電圧発生器３０に、参照線RLと
第２電源電圧GNDとの間に設けられたトランジ
スタＮ３４を付加すれば、更に改良した参照電圧
発生器３１となる（第２図）。トランジスタＮ３
４もまた小さなサイズであり、トランジスタＮ３
４は電流を流して参照電圧発生器３１を活性化さ
せる。トランジスタＮ３４は回路で発生するリー
ク電流を吸収し、回復動作中にその電位が（VH
−VT）を超過するかもしれない参照線RLを参
照電圧発生器に結合するのを回避させる。

第３図は第２図の回路を第５図のSRAM回路
に適用した場合のいくつかの点の電位を示してい
る。動作は第５図の回路とよく似ている。メモ
リ・セルMC１がアクセスされる前に、初期状態
において、参照線RL（曲線４１）、ビツト線BL
（曲線４４）、及び相補ビツト線（リード動作
については曲線４５、ライト動作については曲線
４６）は参照電圧線の電位にプリチヤージされ
る。参照電圧線の電位とは電源電位VHよりもト
ランジスタＮ３２のしきい値電圧VTだけ低い値
であり即ち（VH−VT）である。ビツト線回復
クロツク信号BLR（曲線４２）及びBCCクロツク
（曲線４３）はVHとGNDとの間を変化する。

動作は第６図の場合とよく似ている。しかし、
トランジスタＮ３２が極めて小さいため、回復動
作の始点である時刻t′２において、参照線RLの
電位変化を表わす曲線４１は非常にはつきりした
降下状態を示す。この電位降下はビツト線キヤパ
シタに蓄積された電荷がデイスチヤージされるこ
とに起因している。時刻t′３において、BCC信号
（曲線４３）により操作されるトランジスタＰ３
３は電流Ｉ２を供給し、この電流Ｉ２はトランジ
スタＮ３２により供給される電流Ｉ１の降下分を
補償する。このような動的ブースト作用によつ
て、参照線RLの電位は時刻t′４において迅速に
VHに到達し、その少し後の時刻t′５において参
照電圧（VH−VT）になる。時刻t′５は回復動作
の終了点である。本発明に係る参照電圧発生器に
よれば、回復時間は２〜3nsにまで減小し、既述
の従来装置に比べて非常に短絡されることにな
る。

このように、本発明をSRAMの回復回路に適
用した実施例では、回復時間が数分の１程度にま
で短絡され且つ半導体上に占める面積が10分の１
程度にまで縮小される。

前記実施例はハードウエア上で実際に実験され
ており、設計上は50MHz用のプロトタイプを90M
Hzで動作させたところ、その動作は極めて完壁な
ものであつた。

本発明に係る参照電圧発生器は極めて広い方面
に活用できる。本発明によれば、種々の値の回復
速度及び種々の容量負荷を実現できる。例えば、
所望する回復時間によつてトランジスタＰ３３の
大きさを種々に変えてもよい。この回復時間はリ
ード動作かライト動作かによつて変つてもよい
し、駆動すべき容量負荷の大きさ（これはメモリ
の大きさによつて変わる。）によつて変つてもよ
い。

第４図には更に別の実施例が示されている。図
中、回復回路５０は通常の結合及び均等化回路１
２及び参照電圧発生器５１を有している。第４図
の回路では、第１図及び第２図のトランジスタＰ
３３がｎ個のＰチヤネル・トランジスタP′５３、
……に置き換えられている。これらのｎ個のトラ
ンジスタP′５３、……は全てが並列に接続され、
且つ、それらのゲートはプログラマブル加算器５
２の別々の出力線に接続されている。加算器５２
に入力する制御信号CTRLによつて、並列接続さ
れたＰチヤネル・トランジスタのうちの所望の数
のトランジスタだけが回復動作中に活性化され
る。また、定電流源はトランジスタＮ５２及びＮ
５３から成つている。

前述の実施例ではPMOSトランジスタを動的
電流源として用いてNMOSトランジスタを定電
流源として用いているが、本発明はＮ型とＰ型と
について逆の用い方をしてもよい。

更に、本発明はSRAMへの適用に限らず、VH
より低いレベルに回復させる必要のある全ての回
路に適用できる。

【図面の簡単な説明】

第１図及び第２図は本発明に係る参照電圧発生
器の互いに異なる実施例を示す回路図、第３図は
第２図の実施例に関するいくつかの点における電
位の変化を示すタイミング図、第４図は更に別の
実施例を示す回路図、第５図は従来の参照電圧発
生器を示す回路図、第６図は第５図の従来装置に
関するいくつかの点における電位の変化を示すタ
イミング図である。 １２……カプリング及び均等化回路、３０，３
１，５１……参照電圧発生器、５０……回復回
路。

Claims (1)

1. 【特許請求の範囲】 １ 浮遊容量を有するバスの電圧を電源電圧より
   低い参照電圧に回復させるための参照電圧回復回
   路であつて、参照電圧発生器が供給する参照電圧
   が印加される参照電圧線に前記バスを接続させる
   カプリング手段を備え、定電流源に加えて回復時
   間中にだけ動作する動的電流源が設けられている
   参照電圧回復回路。 ２ 参照電圧線に接続され且つ浮遊容量を有する
   一対のビツト線と、前記ビツト線及びワード線に
   接続されてアドレス信号により選択されるメモ
   リ・セルと、ビツト線回復信号により制御される
   結合及び均等化回路と参照電圧発生器とから成る
   参照電圧回復回路と、を含むメモリ装置であつ
   て、前記参照電圧発生器は定電流源と回復時間に
   のみ活性化される動的電流源とが組み合わされて
   構成されているメモリ装置。