JPH0581877A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0581877A JPH0581877A JP3241109A JP24110991A JPH0581877A JP H0581877 A JPH0581877 A JP H0581877A JP 3241109 A JP3241109 A JP 3241109A JP 24110991 A JP24110991 A JP 24110991A JP H0581877 A JPH0581877 A JP H0581877A
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- differential
- gain
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- input
- transistor
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- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 230000000295 complement effect Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩの製造後に利得を調整することが可能
な差動出力の差動増幅回路を提供する。 【構成】 入力差動トランジスタとアクティブ負荷ＭＯ
ＳＦＥＴを有する２つの差動入力部を並列に接続して定
電流源を共通化してなる差動増幅回路において、２組の
入力差動トランジスタと定電流源との間にそれぞれ相補
的に動作する利得調整用のトランジスタを設けるように
した。 【効果】 入力差動トランジスタと定電流源との間にそ
れぞれ接続した利得調整用のトランジスタのゲート電圧
を制御することにより、バイアス電流を変化させること
ができるとともに、負荷抵抗のバイアス点も変化させる
ことができ、これによってＬＳＩの製造後においても外
部から制御電圧を与えることにより差動増幅回路の利得
を広い範囲に亘って調整できる。
な差動出力の差動増幅回路を提供する。 【構成】 入力差動トランジスタとアクティブ負荷ＭＯ
ＳＦＥＴを有する２つの差動入力部を並列に接続して定
電流源を共通化してなる差動増幅回路において、２組の
入力差動トランジスタと定電流源との間にそれぞれ相補
的に動作する利得調整用のトランジスタを設けるように
した。 【効果】 入力差動トランジスタと定電流源との間にそ
れぞれ接続した利得調整用のトランジスタのゲート電圧
を制御することにより、バイアス電流を変化させること
ができるとともに、負荷抵抗のバイアス点も変化させる
ことができ、これによってＬＳＩの製造後においても外
部から制御電圧を与えることにより差動増幅回路の利得
を広い範囲に亘って調整できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには差動増幅回路に適用して特に有効な技術に関し、
例えば絶対利得を設定したり自動利得調整機能を必要と
する場合に利用して有効な技術に関する。
らには差動増幅回路に適用して特に有効な技術に関し、
例えば絶対利得を設定したり自動利得調整機能を必要と
する場合に利用して有効な技術に関する。
【０００２】
【従来の技術】従来、差動入力信号を増幅して差動信号
として出力する差動増幅回路として、例えば図２に示す
ような回路が使用されることがある。この差動増幅回路
は、通常の差動増幅器を並列に接続して定電流源ＣＣ０
を共通化したもので、高利得の差動出力が得られる。上
記のような差動増幅回路は、例えば特公平２−５９９９
９号公報に記載のようなメモリセルからの読出し信号を
増幅するセンスアンプとして使用される。
として出力する差動増幅回路として、例えば図２に示す
ような回路が使用されることがある。この差動増幅回路
は、通常の差動増幅器を並列に接続して定電流源ＣＣ０
を共通化したもので、高利得の差動出力が得られる。上
記のような差動増幅回路は、例えば特公平２−５９９９
９号公報に記載のようなメモリセルからの読出し信号を
増幅するセンスアンプとして使用される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記差
動増幅回路は、利得がある程度以上高いことが望まれる
ような回路には有効であるが、素子の製造バラツキによ
って利得が変動しやすいため、所望の利得を得るための
回路設計が困難で、利得を制限したい場合に使用するに
は、不適当であるという問題点がある。
動増幅回路は、利得がある程度以上高いことが望まれる
ような回路には有効であるが、素子の製造バラツキによ
って利得が変動しやすいため、所望の利得を得るための
回路設計が困難で、利得を制限したい場合に使用するに
は、不適当であるという問題点がある。
【０００４】本発明は上記のような問題点に着目してな
されたもので、その目的とするところは、ＬＳＩの製造
後に利得を調整することが可能な差動出力の差動増幅回
路を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴については、本明細書の記述お
よび添附図面から明らかになるであろう。
されたもので、その目的とするところは、ＬＳＩの製造
後に利得を調整することが可能な差動出力の差動増幅回
路を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴については、本明細書の記述お
よび添附図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、入力差動トランジスタと負荷Ｍ
ＯＳＦＥＴを有する２つの差動入力部を並列に接続して
定電流源を共通化してなる差動増幅回路において、２つ
の入力差動トランジスタ対と定電流源との間にそれぞれ
相補的に動作する利得調整用のトランジスタを設けるよ
うにしたものである。また、上記負荷ＭＯＳＦＥＴのう
ち一方をダイオード接続としかつこのダイオード接続さ
れた負荷ＭＯＳＦＥＴのドレインを共通接続してそのド
レイン電圧を他の負荷ＭＯＳＦＥＴのゲート端子に印加
させるようにする。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、入力差動トランジスタと負荷Ｍ
ＯＳＦＥＴを有する２つの差動入力部を並列に接続して
定電流源を共通化してなる差動増幅回路において、２つ
の入力差動トランジスタ対と定電流源との間にそれぞれ
相補的に動作する利得調整用のトランジスタを設けるよ
うにしたものである。また、上記負荷ＭＯＳＦＥＴのう
ち一方をダイオード接続としかつこのダイオード接続さ
れた負荷ＭＯＳＦＥＴのドレインを共通接続してそのド
レイン電圧を他の負荷ＭＯＳＦＥＴのゲート端子に印加
させるようにする。
【０００６】
【作用】差動増幅回路の利得はバイアス電流が大きいほ
ど、また負荷抵抗の値が大きいほど大きな利得にするこ
とができるが、上記した手段によれば、２つの入力差動
トランジスタ対と定電流源との間にそれぞれ接続した利
得調整用のトランジスタのゲート電圧を制御することに
より、バイアス電流を変化させることができ、これによ
ってＬＳＩの製造後においても外部から制御電圧を与え
ることにより利得を広い範囲に亘って調整できるように
するという目的が達成される。また、上記した手段によ
れば、バイアス電流の変化により負荷抵抗の値（バイア
ス点）もを変化させることができ、さらに広範囲に亘っ
て利得を調整することができるようになる。
ど、また負荷抵抗の値が大きいほど大きな利得にするこ
とができるが、上記した手段によれば、２つの入力差動
トランジスタ対と定電流源との間にそれぞれ接続した利
得調整用のトランジスタのゲート電圧を制御することに
より、バイアス電流を変化させることができ、これによ
ってＬＳＩの製造後においても外部から制御電圧を与え
ることにより利得を広い範囲に亘って調整できるように
するという目的が達成される。また、上記した手段によ
れば、バイアス電流の変化により負荷抵抗の値（バイア
ス点）もを変化させることができ、さらに広範囲に亘っ
て利得を調整することができるようになる。
【０００７】
【実施例】図１には、本発明に係る差動増幅回路の一実
施例が示されている。この実施例の差動増幅回路は、入
力差動トランジスタとアクティブ負荷ＭＯＳＦＥＴを有
する２つの差動入力部が並列に接続されて定電流源が共
通化され、２つの入力差動トランジスタ対と定電流源と
の間にはそれぞれ相補的に動作する利得調整用のトラン
ジスタが設けられている。
施例が示されている。この実施例の差動増幅回路は、入
力差動トランジスタとアクティブ負荷ＭＯＳＦＥＴを有
する２つの差動入力部が並列に接続されて定電流源が共
通化され、２つの入力差動トランジスタ対と定電流源と
の間にはそれぞれ相補的に動作する利得調整用のトラン
ジスタが設けられている。
【０００８】すなわち、Ｍ５とＭ６のＭＯＳＦＥＴが一
方の差動入力部の入力差動トランジスタ対を構成し、Ｍ
７とＭ８のＭＯＳＦＥＴが他方の差動入力部の入力差動
トランジスタ対を構成している。また、Ｍ１，Ｍ２は上
記トランジスタＭ７，Ｍ８のドレイン端子に接続された
アクティブ負荷ＭＯＳＦＥＴ、Ｍ３，Ｍ４は上記トラン
ジスタＭ５，Ｍ６のドレイン端子に接続されたアクティ
ブ負荷ＭＯＳＦＥＴである。
方の差動入力部の入力差動トランジスタ対を構成し、Ｍ
７とＭ８のＭＯＳＦＥＴが他方の差動入力部の入力差動
トランジスタ対を構成している。また、Ｍ１，Ｍ２は上
記トランジスタＭ７，Ｍ８のドレイン端子に接続された
アクティブ負荷ＭＯＳＦＥＴ、Ｍ３，Ｍ４は上記トラン
ジスタＭ５，Ｍ６のドレイン端子に接続されたアクティ
ブ負荷ＭＯＳＦＥＴである。
【０００９】なお、図１において、ＭＯＳＦＥＴのトラ
ンジスタ記号のうち、矢印が付されているのはＰチャネ
ルＭＯＳＦＥＴであり、矢印の付されていないものはＮ
チャネルＭＯＳＦＥＴである。すなわち、トランジスタ
Ｍ１〜Ｍ４がＰチャネルＭＯＳＦＥＴで、トランジスタ
Ｍ５〜Ｍ８がＮチャネルＭＯＳＦＥＴである。
ンジスタ記号のうち、矢印が付されているのはＰチャネ
ルＭＯＳＦＥＴであり、矢印の付されていないものはＮ
チャネルＭＯＳＦＥＴである。すなわち、トランジスタ
Ｍ１〜Ｍ４がＰチャネルＭＯＳＦＥＴで、トランジスタ
Ｍ５〜Ｍ８がＮチャネルＭＯＳＦＥＴである。
【００１０】この実施例では、上記入力差動トランジス
タ対Ｍ５とＭ６のソース端子と定電流源ＣＣ０との間に
利得調整用のＭＯＳＦＥＴ Ｍ９が、また上記入力差動
トランジスタ対Ｍ７とＭ８のソース端子と定電流源ＣＣ
０との間に利得調整用のＭＯＳＦＥＴ Ｍ１０がそれぞ
れ接続されている。そして、これらのＭＯＳＦＥＴＭ９
とＭ１０のゲート端子には、それぞれ利得調整用直流電
圧Ｇ１とＧ２が印加されるようにされている。上記利得
調整用直流電圧Ｇ１とＧ２は、外部から与えるようにし
ても良いが、差動増幅回路の次段にローパスフィルタ等
を設けてその出力を利得調整用直流電圧Ｇ１とＧ２とし
て、上記差動増幅回路にフィードバックさせるようにす
れば、入力電圧のレベルの大小にかかわらず略一定のレ
ベルの電圧を出力するアンプを構成することができる。
タ対Ｍ５とＭ６のソース端子と定電流源ＣＣ０との間に
利得調整用のＭＯＳＦＥＴ Ｍ９が、また上記入力差動
トランジスタ対Ｍ７とＭ８のソース端子と定電流源ＣＣ
０との間に利得調整用のＭＯＳＦＥＴ Ｍ１０がそれぞ
れ接続されている。そして、これらのＭＯＳＦＥＴＭ９
とＭ１０のゲート端子には、それぞれ利得調整用直流電
圧Ｇ１とＧ２が印加されるようにされている。上記利得
調整用直流電圧Ｇ１とＧ２は、外部から与えるようにし
ても良いが、差動増幅回路の次段にローパスフィルタ等
を設けてその出力を利得調整用直流電圧Ｇ１とＧ２とし
て、上記差動増幅回路にフィードバックさせるようにす
れば、入力電圧のレベルの大小にかかわらず略一定のレ
ベルの電圧を出力するアンプを構成することができる。
【００１１】さらに、この実施例では、上記負荷ＭＯＳ
ＦＥＴ Ｍ１〜Ｍ４のうちＭ１とＭ２はともにゲート・
ドレイン間が短絡されてなるいわゆるダイオード接続さ
れており、そのドレイン電圧が自らのゲート端子に印加
されるとともに、他の負荷ＭＯＳＦＥＴＭ３，Ｍ４のゲ
ート端子にも印加されるように構成されている。しか
も、この実施例では、上記入力差動トランジスタ対Ｍ７
とＭ８およびダイオード接続の負荷ＭＯＳＦＥＴ Ｍ１
とＭ２は、それぞれドレイン共通接続されている。上記
ＭＯＳＦＥＴ Ｍ１とＭ２は、一つのＭＯＳＦＥＴに置
き換えることができる。
ＦＥＴ Ｍ１〜Ｍ４のうちＭ１とＭ２はともにゲート・
ドレイン間が短絡されてなるいわゆるダイオード接続さ
れており、そのドレイン電圧が自らのゲート端子に印加
されるとともに、他の負荷ＭＯＳＦＥＴＭ３，Ｍ４のゲ
ート端子にも印加されるように構成されている。しか
も、この実施例では、上記入力差動トランジスタ対Ｍ７
とＭ８およびダイオード接続の負荷ＭＯＳＦＥＴ Ｍ１
とＭ２は、それぞれドレイン共通接続されている。上記
ＭＯＳＦＥＴ Ｍ１とＭ２は、一つのＭＯＳＦＥＴに置
き換えることができる。
【００１２】次に、本実施例の差動増幅回路の動作を説
明する。今、利得調整用のＭＯＳＦＥＴ Ｍ９とＭ１０
のゲート端子に印加される直流電圧Ｇ１とＧ２が等しく
され（Ｇ１＝Ｇ２＝Ｖ0）、Ｍ９とＭ１０が同じように
オンされているとする。すると、ＭＯＳＦＥＴ Ｍ９と
Ｍ１０に流れる電流は等しくＩ0／２である。このとき
差動増幅回路の利得は、図２に示されている回路の利得
と同一になる。
明する。今、利得調整用のＭＯＳＦＥＴ Ｍ９とＭ１０
のゲート端子に印加される直流電圧Ｇ１とＧ２が等しく
され（Ｇ１＝Ｇ２＝Ｖ0）、Ｍ９とＭ１０が同じように
オンされているとする。すると、ＭＯＳＦＥＴ Ｍ９と
Ｍ１０に流れる電流は等しくＩ0／２である。このとき
差動増幅回路の利得は、図２に示されている回路の利得
と同一になる。
【００１３】次に、利得調整用直流電圧Ｇ１をＶ0＋Δ
Ｖに、またＧ２をＶ0−ΔＶに設定したとする。する
と、ＭＯＳＦＥＴ Ｍ９に流れる電流は増加し、Ｍ１０
に流れる電流は減少する。その結果、上記入力差動トラ
ンジスタ対Ｍ５とＭ６で構成される差動入力部のバイア
ス電流が増加し、利得が高くされる。
Ｖに、またＧ２をＶ0−ΔＶに設定したとする。する
と、ＭＯＳＦＥＴ Ｍ９に流れる電流は増加し、Ｍ１０
に流れる電流は減少する。その結果、上記入力差動トラ
ンジスタ対Ｍ５とＭ６で構成される差動入力部のバイア
ス電流が増加し、利得が高くされる。
【００１４】しかも、ＭＯＳＦＥＴ Ｍ１０に流れる電
流が減少すると、負荷ＭＯＳＦＥＴＭ１とＭ２に流れる
電流が減少することになるため、それらのドレイン電圧
および負荷ＭＯＳＦＥＴ Ｍ３，Ｍ４のゲート電圧が電
源電圧Ｖｃｃに近づく。これによって、負荷ＭＯＳＦＥ
Ｔ Ｍ３，Ｍ４のインピータンスが高くなる。その結
果、出力端子ＯＵＴ１，ＯＵＴ２側から見たＭＯＳＦＥ
Ｔ Ｍ３，Ｍ４のゲインが高くなり、入力差動トランジ
スタ対Ｍ５とＭ６で構成される差動入力部のバイアス電
流が増加して利得が高くなったのと相俟って、さらに差
動増幅回路の利得が高くなる。
流が減少すると、負荷ＭＯＳＦＥＴＭ１とＭ２に流れる
電流が減少することになるため、それらのドレイン電圧
および負荷ＭＯＳＦＥＴ Ｍ３，Ｍ４のゲート電圧が電
源電圧Ｖｃｃに近づく。これによって、負荷ＭＯＳＦＥ
Ｔ Ｍ３，Ｍ４のインピータンスが高くなる。その結
果、出力端子ＯＵＴ１，ＯＵＴ２側から見たＭＯＳＦＥ
Ｔ Ｍ３，Ｍ４のゲインが高くなり、入力差動トランジ
スタ対Ｍ５とＭ６で構成される差動入力部のバイアス電
流が増加して利得が高くなったのと相俟って、さらに差
動増幅回路の利得が高くなる。
【００１５】一方、上記とは逆に、利得調整用直流電圧
Ｇ１をＶ0−ΔＶに、またＧ２をＶ0＋ΔＶに設定したと
する。すると、ＭＯＳＦＥＴＭ９に流れる電流は減少
し、Ｍ１０に流れる電流は増加する。その結果、上記入
力差動トランジスタ対Ｍ５とＭ６で構成される差動入力
部のバイアス電流が減少し、利得が低くされる。そし
て、ＭＯＳＦＥＴ Ｍ１０に流れる電流が増加すると、
負荷ＭＯＳＦＥＴＭ１とＭ２に流れる電流が増加するこ
とになるため、負荷ＭＯＳＦＥＴ Ｍ３，Ｍ４のゲート
電圧のバイアス点が下がり、負荷ＭＯＳＦＥＴ Ｍ３，
Ｍ４のインピータンスが低くなる。その結果、出力端子
ＯＵＴ１，ＯＵＴ２側から見たＭＯＳＦＥＴ Ｍ３，Ｍ
４のゲインが小さくなり、さらに差動増幅回路の利得が
低くなる。
Ｇ１をＶ0−ΔＶに、またＧ２をＶ0＋ΔＶに設定したと
する。すると、ＭＯＳＦＥＴＭ９に流れる電流は減少
し、Ｍ１０に流れる電流は増加する。その結果、上記入
力差動トランジスタ対Ｍ５とＭ６で構成される差動入力
部のバイアス電流が減少し、利得が低くされる。そし
て、ＭＯＳＦＥＴ Ｍ１０に流れる電流が増加すると、
負荷ＭＯＳＦＥＴＭ１とＭ２に流れる電流が増加するこ
とになるため、負荷ＭＯＳＦＥＴ Ｍ３，Ｍ４のゲート
電圧のバイアス点が下がり、負荷ＭＯＳＦＥＴ Ｍ３，
Ｍ４のインピータンスが低くなる。その結果、出力端子
ＯＵＴ１，ＯＵＴ２側から見たＭＯＳＦＥＴ Ｍ３，Ｍ
４のゲインが小さくなり、さらに差動増幅回路の利得が
低くなる。
【００１６】なお、上記実施例では、利得調整用トラン
ジスタＭ９，Ｍ１０をＭＯＳＦＥＴにより構成している
が、これをバイポーラトランジスタによって構成するこ
ともできる。また、上記実施例では、２つの差動入力部
と定電流源ＣＣ０との間に、それぞれ利得調整用のＭＯ
ＳＦＥＴ Ｍ９とＭ１０を設けているが、いずれか一方
のみとすることも可能である。
ジスタＭ９，Ｍ１０をＭＯＳＦＥＴにより構成している
が、これをバイポーラトランジスタによって構成するこ
ともできる。また、上記実施例では、２つの差動入力部
と定電流源ＣＣ０との間に、それぞれ利得調整用のＭＯ
ＳＦＥＴ Ｍ９とＭ１０を設けているが、いずれか一方
のみとすることも可能である。
【００１７】以上説明したように上記実施例は、入力差
動トランジスタと負荷ＭＯＳＦＥＴを有する２つの差動
入力部を並列に接続して定電流源を共通化してなる差動
増幅回路において、２つの入力差動トランジスタ対と定
電流源との間にそれぞれ相補的に動作する利得調整用の
トランジスタを設けるようにしたので、利得調整用のト
ランジスタのゲート電圧を制御することにより、バイア
ス電流を変化させることができ、これによってＬＳＩの
製造後においても外部から信号を与えることにより、利
得を調整できるようになるという効果がある。
動トランジスタと負荷ＭＯＳＦＥＴを有する２つの差動
入力部を並列に接続して定電流源を共通化してなる差動
増幅回路において、２つの入力差動トランジスタ対と定
電流源との間にそれぞれ相補的に動作する利得調整用の
トランジスタを設けるようにしたので、利得調整用のト
ランジスタのゲート電圧を制御することにより、バイア
ス電流を変化させることができ、これによってＬＳＩの
製造後においても外部から信号を与えることにより、利
得を調整できるようになるという効果がある。
【００１８】また、上記負荷ＭＯＳＦＥＴのうち一方を
ダイオード接続としかつこのダイオード接続されたＭＯ
ＳＦＥＴのドレインを共通接続してそのドレイン電圧を
他の負荷ＭＯＳＦＥＴのゲート端子に印加させるように
したので、バイアス電流の変化により負荷抵抗の値（バ
イアス点）もを変化させることができ、さらに広範囲に
亘って利得を調整することができるようになる。
ダイオード接続としかつこのダイオード接続されたＭＯ
ＳＦＥＴのドレインを共通接続してそのドレイン電圧を
他の負荷ＭＯＳＦＥＴのゲート端子に印加させるように
したので、バイアス電流の変化により負荷抵抗の値（バ
イアス点）もを変化させることができ、さらに広範囲に
亘って利得を調整することができるようになる。
【００１９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、ＭＯＳＦＥＴＭ１０のドレイン側に入力差
動トランジスタ対Ｍ７とＭ８が設けられているが、この
入力差動トランジスタ対Ｍ７とＭ８は、ＭＯＳＦＥＴ
Ｍ９とＭ１０のドレイン端子側の縦積みのＭＯＳＦＥＴ
数を一致させてレベル合わせるために挿入されているも
のであり、省略することも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、ＭＯＳＦＥＴＭ１０のドレイン側に入力差
動トランジスタ対Ｍ７とＭ８が設けられているが、この
入力差動トランジスタ対Ｍ７とＭ８は、ＭＯＳＦＥＴ
Ｍ９とＭ１０のドレイン端子側の縦積みのＭＯＳＦＥＴ
数を一致させてレベル合わせるために挿入されているも
のであり、省略することも可能である。
【００２０】また、上記実施例では、ダイオード接続さ
れたＭＯＳＦＥＴ Ｍ１，Ｍ２のドレイン電圧が自らの
ゲート端子に印加されるとともに、他の負荷ＭＯＳＦＥ
ＴＭ３，Ｍ４のゲート端子にも印加されるように構成さ
れ、これによってバイアス電流を変化させたときに負荷
ＭＯＳＦＥＴのバイアス点も変化されるように構成して
いるが、負荷ＭＯＳＦＥＴ Ｍ１〜Ｍ４に関しては従来
の回路（図２）と同様な接続にしておくことも可能であ
る。
れたＭＯＳＦＥＴ Ｍ１，Ｍ２のドレイン電圧が自らの
ゲート端子に印加されるとともに、他の負荷ＭＯＳＦＥ
ＴＭ３，Ｍ４のゲート端子にも印加されるように構成さ
れ、これによってバイアス電流を変化させたときに負荷
ＭＯＳＦＥＴのバイアス点も変化されるように構成して
いるが、負荷ＭＯＳＦＥＴ Ｍ１〜Ｍ４に関しては従来
の回路（図２）と同様な接続にしておくことも可能であ
る。
【００２１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路に適用した場合について説明したが、本発明は
それに限定されるものでなく、ハイブリッドＩＣ等にも
利用することができる。
なされた発明をその背景となった利用分野である半導体
集積回路に適用した場合について説明したが、本発明は
それに限定されるものでなく、ハイブリッドＩＣ等にも
利用することができる。
【００２２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、ＬＳＩの製造後においても
外部から制御電圧を与えることにより差動増幅回路の利
得を広い範囲に亘って調整できる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、ＬＳＩの製造後においても
外部から制御電圧を与えることにより差動増幅回路の利
得を広い範囲に亘って調整できる。
【図１】本発明に係る差動増幅回路の一実施例を示す回
路図である。
路図である。
【図２】従来の差動増幅回路の一例を示す回路図であ
る。
る。
Ｍ１，Ｍ２ 入力差動トランジスタ Ｍ３，Ｍ４ 負荷ＭＯＳＦＥＴ ＣＣ０ 定電流源 Ｍ９，Ｍ１０ 利得調整用トランジスタ
Claims (2)
- 【請求項１】 ２組の入力差動トランジスタと各トラン
ジスタのドレイン端子に接続された負荷ＭＯＳＦＥＴと
を有する２つの差動入力部を並列に接続しかつそれらの
定電流源を共通化してなる差動増幅回路において、少な
くとも上記一方の入力差動トランジスタ対と定電流源と
の間に利得調整用のトランジスタを設けたことを特徴と
する差動増幅回路。 - 【請求項２】 上記負荷ＭＯＳＦＥＴのうち一方をダイ
オード接続としかつこのダイオード接続された負荷ＭＯ
ＳＦＥＴのドレインを共通接続してそのドレイン電圧を
他の負荷ＭＯＳＦＥＴのゲート端子に印加させるように
したことを特徴とする請求項１記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241109A JPH0581877A (ja) | 1991-09-20 | 1991-09-20 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241109A JPH0581877A (ja) | 1991-09-20 | 1991-09-20 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581877A true JPH0581877A (ja) | 1993-04-02 |
Family
ID=17069421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241109A Pending JPH0581877A (ja) | 1991-09-20 | 1991-09-20 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426744B2 (en) | 1997-09-12 | 2002-07-30 | Nec Corporation | Display driving apparatus having variable driving ability |
| KR100507297B1 (ko) * | 2001-08-24 | 2005-08-09 | 가부시끼가이샤 도시바 | 차동증폭회로 및 액정표시장치 구동용 반도체 집적회로 |
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1991
- 1991-09-20 JP JP3241109A patent/JPH0581877A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426744B2 (en) | 1997-09-12 | 2002-07-30 | Nec Corporation | Display driving apparatus having variable driving ability |
| KR100507297B1 (ko) * | 2001-08-24 | 2005-08-09 | 가부시끼가이샤 도시바 | 차동증폭회로 및 액정표시장치 구동용 반도체 집적회로 |
| US7027027B2 (en) | 2001-08-24 | 2006-04-11 | Kabushiki Kaisha Toshiba | Differential amplifier and semiconductor integrated circuit for LCD drive |
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