JPH0581875A - 半導体装置の出力回路 - Google Patents
半導体装置の出力回路Info
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- JPH0581875A JPH0581875A JP3241050A JP24105091A JPH0581875A JP H0581875 A JPH0581875 A JP H0581875A JP 3241050 A JP3241050 A JP 3241050A JP 24105091 A JP24105091 A JP 24105091A JP H0581875 A JPH0581875 A JP H0581875A
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Abstract
(57)【要約】
【目的】半導体装置、例えば、半導体記憶装置などに内
蔵される出力回路に関し、トランジスタのサイズを大き
くすることなく、スイッチング速度を早め、高速動作を
図る。 【構成】ｐＭＯＳ３とｎＭＯＳ４との接続点１３と、出
力端子５とを結ぶ信号線１４にプリチャージ回路１５を
接続し、データＤＯを出力する前に、信号線１４を１／
２・Ｖccにプリチャージする。
蔵される出力回路に関し、トランジスタのサイズを大き
くすることなく、スイッチング速度を早め、高速動作を
図る。 【構成】ｐＭＯＳ３とｎＭＯＳ４との接続点１３と、出
力端子５とを結ぶ信号線１４にプリチャージ回路１５を
接続し、データＤＯを出力する前に、信号線１４を１／
２・Ｖccにプリチャージする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、例えば、
半導体記憶装置などに内蔵される出力回路に関する。
半導体記憶装置などに内蔵される出力回路に関する。
【０００２】
【従来の技術】従来、半導体装置の出力回路として、図
６にその回路図を示すようなものが知られている。
６にその回路図を示すようなものが知られている。
【０００３】図中、１は半導体装置本体、２は電源電圧
Ｖcc、例えば、直流電圧５［Ｖ］を供給する電源線、３
はプルアップ回路を構成するｐＭＯＳ、Ｓ１はｐＭＯＳ
３のオン、オフを制御する信号、４はプルダウン回路を
構成するｎＭＯＳ、Ｓ２はｎＭＯＳ４のオン、オフを制
御する信号、５はデータＤＯが出力される出力端子、６
は負荷容量である。
Ｖcc、例えば、直流電圧５［Ｖ］を供給する電源線、３
はプルアップ回路を構成するｐＭＯＳ、Ｓ１はｐＭＯＳ
３のオン、オフを制御する信号、４はプルダウン回路を
構成するｎＭＯＳ、Ｓ２はｎＭＯＳ４のオン、オフを制
御する信号、５はデータＤＯが出力される出力端子、６
は負荷容量である。
【０００４】かかる半導体装置の出力回路においては、
信号Ｓ１及び信号Ｓ２が共にＬレベルの場合、ｐＭＯＳ
３がオン、ｎＭＯＳ４がオフとなり、出力端子５のレベ
ルはＨレベルとなる。即ち、データＤＯはＨレベルとな
る。
信号Ｓ１及び信号Ｓ２が共にＬレベルの場合、ｐＭＯＳ
３がオン、ｎＭＯＳ４がオフとなり、出力端子５のレベ
ルはＨレベルとなる。即ち、データＤＯはＨレベルとな
る。
【０００５】これに対して、信号Ｓ１及び信号Ｓ２が共
にＨレベルの場合には、ｐＭＯＳ３がオフ、ｎＭＯＳ４
がオンとなり、出力端子５のレベルはＬレベルとなる。
即ち、データＤＯはＬレベルとなる。
にＨレベルの場合には、ｐＭＯＳ３がオフ、ｎＭＯＳ４
がオンとなり、出力端子５のレベルはＬレベルとなる。
即ち、データＤＯはＬレベルとなる。
【０００６】また、信号Ｓ１がＨレベルで、信号Ｓ２が
Ｌレベルの場合には、ｐＭＯＳ３及びｎＭＯＳ４は共に
オフとなるので、出力端子５はハイインピーダンス状態
となる。即ち、データＤＯは不定状態となる。
Ｌレベルの場合には、ｐＭＯＳ３及びｎＭＯＳ４は共に
オフとなるので、出力端子５はハイインピーダンス状態
となる。即ち、データＤＯは不定状態となる。
【０００７】図７は、かかる従来の半導体装置の出力回
路の動作を、より詳しく説明するためのタイムチャート
であり、信号Ｓ１及び信号Ｓ２が共にＬレベルの場合か
ら信号Ｓ１がＨレベルに反転し、更に、その後、信号Ｓ
２もＨレベルに反転する場合を示している。なお、ＣＥ
バーは、チップイネーブル信号である。
路の動作を、より詳しく説明するためのタイムチャート
であり、信号Ｓ１及び信号Ｓ２が共にＬレベルの場合か
ら信号Ｓ１がＨレベルに反転し、更に、その後、信号Ｓ
２もＨレベルに反転する場合を示している。なお、ＣＥ
バーは、チップイネーブル信号である。
【０００８】
【発明が解決しようとする課題】かかる従来の半導体装
置の出力回路においては、前サイクルでＨレベルを読出
している場合、スタンドバイ状態となっても、負荷容量
６によって、出力端子５は、そのままＨレベルを維持す
るが、次のサイクルでＬレベル読出しとなると、信号Ｓ
１及び信号Ｓ２がＨレベルとなり、ｐＭＯＳ３がオフ、
ｎＭＯＳ４がオンとなり、ｎＭＯＳ４は、出力端子５の
レベルをＨレベルからＬレベルに引き下げるが、この場
合、具体的には、ＶccレベルからＧＮＤレベルまで引き
下げなければならず、時間がかかるという問題点があっ
た。
置の出力回路においては、前サイクルでＨレベルを読出
している場合、スタンドバイ状態となっても、負荷容量
６によって、出力端子５は、そのままＨレベルを維持す
るが、次のサイクルでＬレベル読出しとなると、信号Ｓ
１及び信号Ｓ２がＨレベルとなり、ｐＭＯＳ３がオフ、
ｎＭＯＳ４がオンとなり、ｎＭＯＳ４は、出力端子５の
レベルをＨレベルからＬレベルに引き下げるが、この場
合、具体的には、ＶccレベルからＧＮＤレベルまで引き
下げなければならず、時間がかかるという問題点があっ
た。
【０００９】また、データＤＯをＬレベルからＨレベル
に反転させる場合にも、出力端子５のレベルをＧＮＤレ
ベルからＶccレベルに引き上げなければならず、同じよ
うに時間がかかるという問題点があった。
に反転させる場合にも、出力端子５のレベルをＧＮＤレ
ベルからＶccレベルに引き上げなければならず、同じよ
うに時間がかかるという問題点があった。
【００１０】ここに、ｐＭＯＳ３及びｎＭＯＳ４のサイ
ズを大きくすることで、スイッチング速度を早め、高速
化を図ることができるが、このようにすると、高集積化
の妨げとなってしまうという問題点があった。
ズを大きくすることで、スイッチング速度を早め、高速
化を図ることができるが、このようにすると、高集積化
の妨げとなってしまうという問題点があった。
【００１１】また、特に、半導体記憶装置の場合、従来
は、１ビット出力又は４ビット出力程度であったが、近
年においては、１６ビット出力などの多ビット出力が通
常となる傾向にある。
は、１ビット出力又は４ビット出力程度であったが、近
年においては、１６ビット出力などの多ビット出力が通
常となる傾向にある。
【００１２】このような多ビット出力の半導体記憶装置
において、出力トランジスタのサイズを大きくすると、
出力回路に流れる電流が増大し、電源用又は接地用の外
部ピンと、封止されているチップの電源パッド間とを結
ぶボンディングワイヤの電圧効果により、封止されてい
るチップの電源電圧レベル又は接地電圧レベルが変動
し、誤動作が発生してしまうという問題点がある。した
がって、出力トランジスタのサイズを大きくすることは
できない。
において、出力トランジスタのサイズを大きくすると、
出力回路に流れる電流が増大し、電源用又は接地用の外
部ピンと、封止されているチップの電源パッド間とを結
ぶボンディングワイヤの電圧効果により、封止されてい
るチップの電源電圧レベル又は接地電圧レベルが変動
し、誤動作が発生してしまうという問題点がある。した
がって、出力トランジスタのサイズを大きくすることは
できない。
【００１３】本発明は、かかる点に鑑み、トランジスタ
のサイズを大きくすることなく、スイッチング速度を早
め、高速動作を図ることができるようにした半導体装置
の出力回路を提供することを目的とする。
のサイズを大きくすることなく、スイッチング速度を早
め、高速動作を図ることができるようにした半導体装置
の出力回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】図１は、本発明の原理説
明図であり、本発明による半導体装置の出力回路は、直
流電圧Ｖ１を供給する直流電圧源７とデータＤＯが出力
される出力端子８との間に接続され、信号Ｓ１によって
その動作が制御されるプルアップ回路９と、出力端子８
と直流電圧Ｖ１よりも低電圧の直流電圧Ｖ２を供給する
直流電圧源１０との間に接続され、信号Ｓ２によってそ
の動作が制御されるプルダウン回路１１と、データＤＯ
を出力する前に、出力側を、直流電圧Ｖ１と直流電圧Ｖ
２の間の電位にプリチャージするプリチャージ回路１２
とを設けて構成される。
明図であり、本発明による半導体装置の出力回路は、直
流電圧Ｖ１を供給する直流電圧源７とデータＤＯが出力
される出力端子８との間に接続され、信号Ｓ１によって
その動作が制御されるプルアップ回路９と、出力端子８
と直流電圧Ｖ１よりも低電圧の直流電圧Ｖ２を供給する
直流電圧源１０との間に接続され、信号Ｓ２によってそ
の動作が制御されるプルダウン回路１１と、データＤＯ
を出力する前に、出力側を、直流電圧Ｖ１と直流電圧Ｖ
２の間の電位にプリチャージするプリチャージ回路１２
とを設けて構成される。
【００１５】
【作用】本発明によれば、出力側は、データＤＯが出力
される前に、直流電圧Ｖ１と直流電圧Ｖ２の間の電位に
プリチャージされるので、データＤＯをＨレベルからＬ
レベルに反転させる場合、及び、ＬレベルからＨレベル
に反転させる場合の時間を早めることができる。
される前に、直流電圧Ｖ１と直流電圧Ｖ２の間の電位に
プリチャージされるので、データＤＯをＨレベルからＬ
レベルに反転させる場合、及び、ＬレベルからＨレベル
に反転させる場合の時間を早めることができる。
【００１６】
【実施例】以下、図２〜図５を参照して、本発明の第１
実施例及び第２実施例について説明する。なお、図２、
図４において、図６に対応する部分には同一符号を付
し、その重複説明は省略する。
実施例及び第２実施例について説明する。なお、図２、
図４において、図６に対応する部分には同一符号を付
し、その重複説明は省略する。
【００１７】第１実施例・・図２、図３ 図２は本発明の第１実施例を示す回路図であり、この第
１実施例が図６に示す従来の半導体装置の出力回路と異
なる点は、ｐＭＯＳ３とｎＭＯＳ４との接続点１３と、
出力端子５とを結ぶ信号線１４にプリチャージ回路１５
を接続している点であり、その他については、図６に示
す従来の半導体装置の出力回路と同様に構成されてい
る。
１実施例が図６に示す従来の半導体装置の出力回路と異
なる点は、ｐＭＯＳ３とｎＭＯＳ４との接続点１３と、
出力端子５とを結ぶ信号線１４にプリチャージ回路１５
を接続している点であり、その他については、図６に示
す従来の半導体装置の出力回路と同様に構成されてい
る。
【００１８】ここに、プリチャージ回路１５において、
１６〜１９は抵抗、２０〜２３はｎＭＯＳ、２４〜２６
はｐＭＯＳ、２７は容量であり、このプリチャージ回路
１５は、ノード２８に１／２・Ｖcc＋Ｖth、ノード２９
に１／２・Ｖcc−Ｖthを得、ノード３０にプリチャージ
電圧ＶＰとして１／２・Ｖccを得、この１／２・Ｖccを
容量２７で保持し、ｎＭＯＳ２３を介して、信号線１４
を１／２・Ｖccにプリチャージするというものである。
なお、ｎＭＯＳ２３は、図３に示すプリチャージ制御信
号Ｓ３によって、そのオン、オフが制御される。
１６〜１９は抵抗、２０〜２３はｎＭＯＳ、２４〜２６
はｐＭＯＳ、２７は容量であり、このプリチャージ回路
１５は、ノード２８に１／２・Ｖcc＋Ｖth、ノード２９
に１／２・Ｖcc−Ｖthを得、ノード３０にプリチャージ
電圧ＶＰとして１／２・Ｖccを得、この１／２・Ｖccを
容量２７で保持し、ｎＭＯＳ２３を介して、信号線１４
を１／２・Ｖccにプリチャージするというものである。
なお、ｎＭＯＳ２３は、図３に示すプリチャージ制御信
号Ｓ３によって、そのオン、オフが制御される。
【００１９】図３は、この第１実施例の動作を説明する
ためのタイムチャートであり、信号Ｓ１及び信号Ｓ２が
共にＬレベルの場合から信号Ｓ１がＨレベルに反転し、
更に、その後、信号Ｓ２もＨレベルに反転する場合を示
している。なお、ＣＥバーは、前述したように、チップ
イネーブル信号である。
ためのタイムチャートであり、信号Ｓ１及び信号Ｓ２が
共にＬレベルの場合から信号Ｓ１がＨレベルに反転し、
更に、その後、信号Ｓ２もＨレベルに反転する場合を示
している。なお、ＣＥバーは、前述したように、チップ
イネーブル信号である。
【００２０】この第１実施例においては、信号Ｓ１及び
信号Ｓ２が共にＬレベルの状態から信号Ｓ１がＨレベル
に反転すると、出力端子５のレベルは、負荷容量６によ
ってＨレベルに維持されるが、その後、プリチャージ制
御信号Ｓ３がＬレベルからＨレベルに反転し、ｎＭＯＳ
２３がオンとされると、プリチャージ回路１５のノード
３０と信号線１４が電気的に接続されるので、信号線１
４のレベルは１／２・Ｖccにプリチャージされる。
信号Ｓ２が共にＬレベルの状態から信号Ｓ１がＨレベル
に反転すると、出力端子５のレベルは、負荷容量６によ
ってＨレベルに維持されるが、その後、プリチャージ制
御信号Ｓ３がＬレベルからＨレベルに反転し、ｎＭＯＳ
２３がオンとされると、プリチャージ回路１５のノード
３０と信号線１４が電気的に接続されるので、信号線１
４のレベルは１／２・Ｖccにプリチャージされる。
【００２１】その後、プリチャージ制御信号Ｓ３がＨレ
ベルからＬレベルに反転してｎＭＯＳ２３がオフとされ
ると共に、信号Ｓ２がＨレベルに反転し、ｎＭＯＳ４が
オンとされると、このｎＭＯＳ４によって、出力端子５
のレベルは１／２・ＶccからＧＮＤレベルにプルダウン
され、データＤＯはＧＮＤレベルとなる。
ベルからＬレベルに反転してｎＭＯＳ２３がオフとされ
ると共に、信号Ｓ２がＨレベルに反転し、ｎＭＯＳ４が
オンとされると、このｎＭＯＳ４によって、出力端子５
のレベルは１／２・ＶccからＧＮＤレベルにプルダウン
され、データＤＯはＧＮＤレベルとなる。
【００２２】このように、この第１実施例によれば、デ
ータＤＯをＨレベルからＬレベルに反転させる場合、ｎ
ＭＯＳ４は、出力端子５のレベルを１／２・ＶccからＧ
ＮＤレベルにプルダウンすれば足りる。
ータＤＯをＨレベルからＬレベルに反転させる場合、ｎ
ＭＯＳ４は、出力端子５のレベルを１／２・ＶccからＧ
ＮＤレベルにプルダウンすれば足りる。
【００２３】なお、図示を省略するが、データＤＯをＬ
レベルからＨレベルに反転させる場合には、ｐＭＯＳ３
は、出力端子５のレベルを１／２・ＶccからＶccレベル
にプルアップすれば足りる。
レベルからＨレベルに反転させる場合には、ｐＭＯＳ３
は、出力端子５のレベルを１／２・ＶccからＶccレベル
にプルアップすれば足りる。
【００２４】したがって、この第１実施例によれば、出
力トランジスタであるｐＭＯＳ３及びｎＭＯＳ４のサイ
ズを大きくすることなく、スイッチング速度を早め、高
速動作を図ることができる。
力トランジスタであるｐＭＯＳ３及びｎＭＯＳ４のサイ
ズを大きくすることなく、スイッチング速度を早め、高
速動作を図ることができる。
【００２５】第２実施例・・図４、図５ 図４は本発明の第２実施例を示す回路図であり、この第
２実施例が図６に示す従来の半導体装置の出力回路と異
なる点は、第１実施例が具備するプリチャージ回路１５
とは回路構成の異なるプリチャージ回路３１を設けてい
る点であり、その他については、図６に示す従来の半導
体装置の出力回路と同様に構成されている。
２実施例が図６に示す従来の半導体装置の出力回路と異
なる点は、第１実施例が具備するプリチャージ回路１５
とは回路構成の異なるプリチャージ回路３１を設けてい
る点であり、その他については、図６に示す従来の半導
体装置の出力回路と同様に構成されている。
【００２６】このプリチャージ回路３１が第１実施例の
具備するプリチャージ回路１５と異なる点は、ｐＭＯＳ
２６のソースをｎＭＯＳ３２を介して電源線２に接続す
ると共に、ｎＭＯＳ２２のソースをｐＭＯＳ３３を介し
て接地し、この代わりに、容量２７及びｎＭＯＳ２３を
削除している点である。なお、ｎＭＯＳ３２は図５に示
すプリチャージ制御信号Ｓ４によって制御され、ｐＭＯ
Ｓ３３は同じく図５に示すプリチャージ制御信号Ｓ５に
よって制御される。
具備するプリチャージ回路１５と異なる点は、ｐＭＯＳ
２６のソースをｎＭＯＳ３２を介して電源線２に接続す
ると共に、ｎＭＯＳ２２のソースをｐＭＯＳ３３を介し
て接地し、この代わりに、容量２７及びｎＭＯＳ２３を
削除している点である。なお、ｎＭＯＳ３２は図５に示
すプリチャージ制御信号Ｓ４によって制御され、ｐＭＯ
Ｓ３３は同じく図５に示すプリチャージ制御信号Ｓ５に
よって制御される。
【００２７】即ち、このプリチャージ回路３１は、ノー
ド２８に１／２・Ｖcc＋Ｖth、ノード２９に１／２・Ｖ
cc−Ｖthを得、ｎＭＯＳ３２及びｐＭＯＳ３３をオン状
態としている間、ノード３０にプリチャージ電圧ＶＰと
して１／２・Ｖccを得るとするものである。
ド２８に１／２・Ｖcc＋Ｖth、ノード２９に１／２・Ｖ
cc−Ｖthを得、ｎＭＯＳ３２及びｐＭＯＳ３３をオン状
態としている間、ノード３０にプリチャージ電圧ＶＰと
して１／２・Ｖccを得るとするものである。
【００２８】図５は、この第２実施例の動作を説明する
ためのタイムチャートであり、信号Ｓ１及び信号Ｓ２が
共にＬレベルの場合から信号Ｓ１がＨレベルに反転し、
更に、その後、信号Ｓ２もＨレベルに反転する場合を示
している。なお、ＣＥバーは、前述したように、チップ
イネーブル信号である。
ためのタイムチャートであり、信号Ｓ１及び信号Ｓ２が
共にＬレベルの場合から信号Ｓ１がＨレベルに反転し、
更に、その後、信号Ｓ２もＨレベルに反転する場合を示
している。なお、ＣＥバーは、前述したように、チップ
イネーブル信号である。
【００２９】この第２実施例においては、信号Ｓ１及び
信号Ｓ２が共にＬレベルの状態から信号Ｓ１がＨレベル
に反転すると、出力端子５のレベルは、負荷容量６によ
ってＨレベルに維持されるが、その後、プリチャージ制
御信号Ｓ４が、ＬレベルからＨレベルに反転し、ｎＭＯ
Ｓ３２がオンとされると共に、プリチャージ制御信号Ｓ
５が、ＨレベルからＬレベルに反転し、ｐＭＯＳ３３が
オンとされると、プリチャージ回路３１のノード３０と
信号線１４が電気的に接続されるので、信号線１４のレ
ベルは１／２・Ｖccにプリチャージされる。
信号Ｓ２が共にＬレベルの状態から信号Ｓ１がＨレベル
に反転すると、出力端子５のレベルは、負荷容量６によ
ってＨレベルに維持されるが、その後、プリチャージ制
御信号Ｓ４が、ＬレベルからＨレベルに反転し、ｎＭＯ
Ｓ３２がオンとされると共に、プリチャージ制御信号Ｓ
５が、ＨレベルからＬレベルに反転し、ｐＭＯＳ３３が
オンとされると、プリチャージ回路３１のノード３０と
信号線１４が電気的に接続されるので、信号線１４のレ
ベルは１／２・Ｖccにプリチャージされる。
【００３０】その後、プリチャージ制御信号Ｓ４がＨレ
ベルからＬレベルに反転してｎＭＯＳ３２がオフとされ
ると共に、プリチャージ制御信号Ｓ５がＬレベルからＨ
レベルに反転してｐＭＯＳ３３がオフとされると、信号
Ｓ２がＨレベルに反転し、ｎＭＯＳ４がオンとされる。
そして、このｎＭＯＳ４によって、出力端子５のレベル
は１／２・ＶccからＧＮＤレベルにプルダウンされ、デ
ータＤＯはＧＮＤレベルとなる。
ベルからＬレベルに反転してｎＭＯＳ３２がオフとされ
ると共に、プリチャージ制御信号Ｓ５がＬレベルからＨ
レベルに反転してｐＭＯＳ３３がオフとされると、信号
Ｓ２がＨレベルに反転し、ｎＭＯＳ４がオンとされる。
そして、このｎＭＯＳ４によって、出力端子５のレベル
は１／２・ＶccからＧＮＤレベルにプルダウンされ、デ
ータＤＯはＧＮＤレベルとなる。
【００３１】このように、この第２実施例によっても、
データＤＯをＨレベルからＬレベルに反転させる場合、
ｎＭＯＳ４は、出力端子５のレベルを１／２・Ｖccから
ＧＮＤレベルにプルダウンすれば足りる。
データＤＯをＨレベルからＬレベルに反転させる場合、
ｎＭＯＳ４は、出力端子５のレベルを１／２・Ｖccから
ＧＮＤレベルにプルダウンすれば足りる。
【００３２】なお、図示を省略するが、データＤＯをＬ
レベルからＨレベルに反転させる場合には、ｐＭＯＳ３
は、出力端子５のレベルを１／２・ＶccからＶccレベル
にプルアップすれば足りる。この点も、第１実施例の場
合と同様である。
レベルからＨレベルに反転させる場合には、ｐＭＯＳ３
は、出力端子５のレベルを１／２・ＶccからＶccレベル
にプルアップすれば足りる。この点も、第１実施例の場
合と同様である。
【００３３】したがって、この第２実施例によっても、
出力トランジスタであるｐＭＯＳ３及びｎＭＯＳ４のサ
イズを大きくすることなく、スイッチング速度を早め、
高速動作を図ることができる。
出力トランジスタであるｐＭＯＳ３及びｎＭＯＳ４のサ
イズを大きくすることなく、スイッチング速度を早め、
高速動作を図ることができる。
【００３４】なお、上述の実施例においては、プリチャ
ージ電圧を１／２・Ｖccとする場合について述べたが、
例えば、出力回路のＨレベルの下限値ＶOHが２.４
［Ｖ］、Ｌレベルの上限値ＶOLが０.４［Ｖ］で、出力
端子５に接続されるＬＳＩの入力のＨレベルの下限値Ｖ
IHが２.０［Ｖ］、Ｌレベルの上限値ＶILが０.８［Ｖ］
であるような場合には、プリチャージ電圧ＶＰは１／２
・Ｖccではなく、（２.４＋０.４）／２＝（２.０＋０.
８）／２＝１.４［Ｖ］とするのが好適である。
ージ電圧を１／２・Ｖccとする場合について述べたが、
例えば、出力回路のＨレベルの下限値ＶOHが２.４
［Ｖ］、Ｌレベルの上限値ＶOLが０.４［Ｖ］で、出力
端子５に接続されるＬＳＩの入力のＨレベルの下限値Ｖ
IHが２.０［Ｖ］、Ｌレベルの上限値ＶILが０.８［Ｖ］
であるような場合には、プリチャージ電圧ＶＰは１／２
・Ｖccではなく、（２.４＋０.４）／２＝（２.０＋０.
８）／２＝１.４［Ｖ］とするのが好適である。
【００３５】
【発明の効果】本発明によれば、データが出力される前
に、出力側を、ＨレベルとＬレベルとの間の電位にプリ
チャージするという構成を採用したことにより、トラン
ジスタのサイズを大きくすることなく、スイッチング速
度を早め、高速動作を図ることができる。
に、出力側を、ＨレベルとＬレベルとの間の電位にプリ
チャージするという構成を採用したことにより、トラン
ジスタのサイズを大きくすることなく、スイッチング速
度を早め、高速動作を図ることができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例を示す回路図である。
【図３】本発明の第１実施例の動作を説明するためのタ
イムチャートである。
イムチャートである。
【図４】本発明の第２実施例を示す回路図である。
【図５】本発明の第２実施例の動作を説明するためのタ
イムチャートである。
イムチャートである。
【図６】従来の半導体装置の出力回路を示す回路図であ
る。
る。
【図７】従来の半導体装置の出力回路の動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
７ 直流電圧源 ８ 出力端子 ９ プルアップ回路 １０ 直流電圧源 １１ プルダウン回路 １２ プリチャージ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6959−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (1)
- 【請求項１】第１の直流電圧（Ｖ１）を供給する第１の
直流電圧源（７）とデータ（ＤＯ）が出力される出力端
子（８）との間に接続され、第１の信号（Ｓ１）によっ
てその動作が制御されるプルアップ回路（９）と、 前記出力端子（８）と前記第１の直流電圧（Ｖ１）より
も低電圧の第２の直流電圧（Ｖ２）を供給する第２の直
流電圧源（１０）との間に接続され、第２の信号（Ｓ
２）によってその動作が制御されるプルダウン回路（１
１）と、 前記データ（ＤＯ）を出力する前に、出力側を、前記第
１の直流電圧（Ｖ１）と前記第２の直流電圧（Ｖ２）の
間の電位にプリチャージするプリチャージ回路（１２）
とを設けて構成されていることを特徴とする半導体装置
の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241050A JPH0581875A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241050A JPH0581875A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581875A true JPH0581875A (ja) | 1993-04-02 |
Family
ID=17068566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241050A Withdrawn JPH0581875A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581875A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221986A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | 半導体集積回路 |
| JP2008125090A (ja) * | 2007-11-22 | 2008-05-29 | Mitsubishi Electric Corp | 表示装置 |
| US7688298B2 (en) | 2003-05-28 | 2010-03-30 | Mitsubishi Denki Kabushiki Kaisha | Digital/analog conversion device and display device having the same |
-
1991
- 1991-09-20 JP JP3241050A patent/JPH0581875A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221986A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | 半導体集積回路 |
| US7688298B2 (en) | 2003-05-28 | 2010-03-30 | Mitsubishi Denki Kabushiki Kaisha | Digital/analog conversion device and display device having the same |
| JP2008125090A (ja) * | 2007-11-22 | 2008-05-29 | Mitsubishi Electric Corp | 表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |