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JPH0581664B2 - - Google Patents

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Publication number
JPH0581664B2
JPH0581664B2 JP1025594A JP2559489A JPH0581664B2 JP H0581664 B2 JPH0581664 B2 JP H0581664B2 JP 1025594 A JP1025594 A JP 1025594A JP 2559489 A JP2559489 A JP 2559489A JP H0581664 B2 JPH0581664 B2 JP H0581664B2
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JP
Japan
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layer
silicon
metal
forming
metal silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1025594A
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English (en)
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JPH01252763A (ja
Inventor
Kuwan Rau Chi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=23954815&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH0581664(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH01252763A publication Critical patent/JPH01252763A/ja
Publication of JPH0581664B2 publication Critical patent/JPH0581664B2/ja
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積回路の製造方法に係わるもので、
とくに単結晶もしくは多結晶シリコン上に金属珪
化物を形成させる方法に関するものである。
［従来の技術］ 金属珪化物はこれを集積回路における相互結線
材料として用いることにより、従来の多結晶シリ
コンの最小抵抗値が約10ohm／sqである等の欠点
を解消しようとするもので、例えばMOSFETを
使用した大規模集積回路の性能を高めるために
は、シート抵抗値が約1ohm／sq以下の珪化チタ
ンが用いられる（「ポリシリコンを凌駕する珪化
物」J.G.Posa，「Electronics」第54巻第22号、
1981年11月３日、101−102頁参照）。このように
金属珪化物は、きわめて高い集積度を要求される
集積回路における内部結線やゲート等の線幅を減
少させるのに好適である。
集積回路に使用する珪化物開発における最近の
成果のひとつに、マスク層を用いてシリコン切片
の所望の領域を露出させたのち金属層の蒸着を行
なう自己整合拡散法がある。露出された基板上に
おけるこれらシリコン切片の領域はアニーリング
によつて金属珪化物に転換され、非転換金属は材
質選択性のあるエツチングを用いてこれを除去す
る。このような自己整合拡散法としては米国特許
第4080719号にその一例が記載されているが、こ
の場合には二酸化シリコンをマスク層として用
い、基板を500℃で加熱することによりシリコン
上に珪化プラチナを形成させ、非転換プラチナは
王水中でエツチングを行なうことにより除去す
る。この自己整合拡散法によれば、通常必要とさ
れる内部結線やゲート電極のパターン化に必要な
マスキング工程を省略することが可能である。
［発明が解決しようとする問題点］ そもそも珪化プロセスにおいて望ましいこと
は、そのプロセスに再現性があるかどうかという
こと、すなわち露出したシリコンないしポリシリ
コン上に形成された金属珪化物が、均一でかつ予
定した通りのシート抵抗値をもつものかどうかと
いうことでである。さらにまた金属層をシリコン
層と密に接触させるためには、露出したシリコン
が十分清浄で、かつ自然発生的に生成する自然酸
化物を含まないことが必要であるが、実際には酸
化物を除去しデグレージングを行なつた後でも、
金属蒸着に先立つてシリコン切片が大気に露出さ
れる際に、薄い自然酸化物の層が形成されること
は避け難く、この自然酸化物の存在によつて珪化
プロセスの再現性が損なわれることが判つた。
さらに従来の珪化プロセスにおける問題とし
て、反応の進行中にシリコンが珪化物を介して金
属層内に拡散し、この金属と反応して本来のパタ
ーンの外側に金属珪化物を形成し、該パターンの
線幅を無効にする、いわゆるアウトデイフユージ
ヨンの問題がある。こうした極端な場合には、ア
ウトデイフユージヨンにより形成された珪化物が
橋絡することによつて、数ミクロンの間隔を隔て
て隣接する導伝路どうしが短絡することがあり、
これは例えばパターンを形成したシリコン切片上
に珪化チタンを形成するにあたつて、チタン・シ
リコン反応を固相で行う場合などに大きな障害と
なる。
［発明の目的］ ゆえに本発明の目的は、シリコンもしくはポリ
シリコン、またはこれら両者に金属珪化物を形成
することにより集積回路を製造する方法を上記の
ような観点から改良することにある。
［発明の概要］ このような目的を達成するために本発明の一実
施例においては、二酸化シリコン等のマスク層を
シリコン切片上に形成しかつパターン化すること
により、該切片の所定の領域を露出させ、ついで
この切片にスパツタ−エツチング処理を行なつ
て、露出したシリコンもしくはポリシリコンから
自然酸化物を除去し、しかるのちに該切片をその
ままの位置に保持しつつ金属層を被着させること
により、切片を被覆する。次にこの切片を加熱す
ることにより、シリコンまたはポリシリコン、も
しくはこれら両者を被覆する金属を金属珪化物に
転換させ、非転換金属を材質選択性を有するエツ
チング材料を用いて取り除く。本発明の他の実施
例において、金属層としてはチタンの層を用いて
これを前記切片に被着させ、窒素を含む雰囲気中
でシリコンまたはポリシリコンとチタンを互いに
反応させることにより、前述したようなシリコン
が二珪化チタンおよびチタンの層を介してアウト
デイフユージヨンを起すのを防止するようにす
る。
［発明の構成］ 以下、本発明につき図面を参照しつつさらに詳
細に説明する。
第１図ないし第５図に本発明による製造方法を
実施する場合の各工程における半導体素子の一部
断面を示す。まず第１図に示すように、シリコン
の基板１０上には二酸化シリコン層１２が、例え
ば熱酸化または化学蒸着法等により形成され、公
知の方法によつてパターン化することにより、基
板１０の所定の領域を露出させるための空白領域
を画定する。この場合、二酸化シリコン層１２の
パターン化に先立つて、多結晶シリコンすなわち
ポリシリコンの層を該層１２上に追加形成しかつ
パターン化しておいてもよい。いずれにせよ、か
くて得られた切片は次の工程でこれを例えば
H2SO4およびH2O2の溶液に曝し、さらには10％
のフツ化水素によりデグレージング処理を行なう
ことにより金属被着処理にそなえる。デグレージ
ング処理後、真空装置に入れて金属蒸着を行なう
に先立つてシリコン基板１０が大気に露出される
際に、薄い自然酸化物の層１６がシリコン基板１
０とポリシリコン領域１４に形成される。前述の
ようにこの自然酸化物層１６は、この後に形成さ
れる金属珪化物の均一性を損なうことが判つてい
る。
本発明は、上記記のようなシリコン切片を効果
的に製作するために、金属被着処理に先立つて真
空装置内の金属被着処理位置でスパツターエツチ
ングを行なうことであることを解明してなされた
ものである。第２図において矢印１８は真空装置
内におけるシリコン切片に対する粒子衝撃を示し
たもので、これによつてシリコン基板１０および
ポリシリコン領域１４から自然酸化物１６を効果
的に除去することができる。ついで第３図に示す
ように、シリコン切片上に所望の厚さに金属層２
０をスパツタリングにより被着させ、層１０，１
２および領域１４の各表面を被覆する。しかるの
ちシリコン切片を真空装置から取り出し、窒素も
しくはアルゴンの不活性雰囲気または真空中で加
熱することにより、金属をシリコン基板１０およ
びポリシリコン領域１４と反応させて、金属層２
０がこれらシリコン基板およびポリシリコン領域
と接する部分を金属珪化物領域２２に転換する。
この場合、珪化反応の進行中にシリコンとポリシ
リコンが局部的に転換されるため、該金属珪化物
の一部がシリコン基板１０およびポリシリコン領
域１４中に入り込む。ついで該切片を金属に対し
ては作用するが金属珪化物に対しては作用しない
材質選択性エツチング材料に曝すことにより、金
属層２０の非反応部分を取り除く。このようなエ
ツチング材料としては金属としてチタンを用いる
場合は、例えばH2SO4とH2O2の混合溶液からな
るウエツトエツチを用いるのがよい。上記のよう
にして得た半導体切片の断面構造を第５図に示
す。本発明による製造方法はこのような半導体切
片を得ることをもつて完結させてもよいが、所望
ならば該切片をアニール処理することにより、金
属珪化物２２のの抵抗値をさらに低くするように
してもよい。
なお上記プロセスは例えばPt、Pd、Co、Mo、
Ta、Ｗ等の珪化物など、二珪化チタン（以下単
に珪化チタンという）以外の各種金属珪化物の形
成に用いた場合に特に有効であることは言うまで
もない。
次に本発明による製造方法を下記の実施例によ
りさらに詳細に説明する。
［実施例］ まずアルゴン雰囲気で真空度８ミリtorrとした
マグネトロン・スパツタリング装置でスパツター
エツチングを行なつた。エツチング時間は約
1KWのRFパワーで約５分とすることにより、約
20ないし30オングストローム／分の酸化物エツチ
ング速度を得た。自然酸化物１６の厚さは通常わ
ずか約20オングストロームであるが、そのような
自然酸化物を除去するのに要するエツチング時間
以上スパツターエツチング処理を行なうと、結果
として得られる珪化物のシート抵抗値が実質的に
低下することが判明している。このことは、珪化
チタンのシート抵抗の測定値（ohm／sq）をスパ
ツターエツチング時間（分）の関数として示した
第６図のグラフから理解できよう。いずれにせよ
エツチングの諸パラメーターを様々に変えること
により、酸化物エツチング速度や、ひいては所要
エツチング時間が変化することになる。
第７図は本発明による製造方法の他の利点を示
す棒グラフで、本発明により作成した多数の半導
体切片のシート抵抗測定値（斜線で示す）を従来
の珪化法で得た多数の半導体切片のシート抵抗測
定値（斑点で示す）と比較したものである。この
グラフから、本発明により作成した半導体切片の
シート抵抗値がわずか約0.4ないし0.6ohm／sqで
あるのに対し、従来の製造法で得た半導体切片の
シート抵抗値は約0.9ないし1.8ohm／sqであり、
従つて本発明により得られる金属珪化物は従来の
ものに較べ、はるかに均質でかつ再現性が高いこ
とが理解される。
上記スパツターエツチング処理に引き続いて、
切片を真空装置内の原位置に保持したままで、約
2000オングストロームのチタン層をスパツタリン
グにより被着した。ついで該切片を炉内に移し、
アルゴンの雰囲気中で約30分間、約625℃で加熱
することにより、チタンをシリコンおよびポリシ
リコンと反応させて珪化チタンを形成させた。こ
の珪化チタンの切片をさらにアルゴンの雰囲気中
で約15分間、約800℃で加熱することにより、そ
の抵抗値をさらに低下させた。
チタン・シリコン反応においてはシリコンが主
拡散成分の役割を果たすことはよく知られている
ところであり、このためシリコンは珪化チタンの
層を介して所望のパターンの側へ拡散しようとす
る。本発明はこのような原因によつて起る前記ア
ウトデイフユージヨン現象を、反応雰囲気中に窒
素を導入することにより防止することを提案する
もので、このような工程を含む製造方法をもつて
本発明の第二の実施例とするものである。
前記反応雰囲気中に導入された窒素は容易にチ
タンを介して拡散し、シリコン原子がインターフ
エース領域を越えて珪化チタンとチタンの層内に
拡散するのを実質的に抑制する。この窒素はアル
ゴンの雰囲気中に直接導入してもよいが、場合に
よつては水素10％と窒素90％とからなる窒素形成
ガスを用いてもよい。また窒化シリコンの形成
は、反応温度を約700℃に保つこと等によりこれ
を効果的に防ぐことができる。
以上本発明の実施例につき記載したが、これら
実施例の変形やその他の実施態様についても、上
の記載および添付図面から当業者において容易に
想到しうるであろう。故にこれら変形例やその他
の実施態様もまた本発明の権利範囲に含まれるも
のであることは言うまでもない。
［発明の効果］ 以上述べたように本発明においては、二酸化シ
リコン等のマスク層をシリコン切片上に形成しか
つパターン化することにより、該切片の所定の領
域を露出させ、ついでこの切片にスパツターエツ
チング処理を行なつて、露出したシリコンもしく
はポリシリコンから自然酸化物を除去し、しかる
のちに該切片をそのままの位置に保持しつつ金属
層を被着させることにより切片を被覆し、次にこ
の切片を加熱することにより、シリコンまたはポ
リシリコン、もしくはこれら両者を被覆する金属
を金属珪化物に転換させ、非転換金属を材質選択
性を有するエツチング材料を用いて取り除くよう
にしたこと、さらに具体的に言えば金属被着処理
に先立つて真空装置内の金属被着処理位置でスパ
ツターエツチングを行なうこととしたため、スパ
ツターエツチング処理から金属被着処理に移行す
るに当つてシリコン切片が大気に露出することが
なく、従つて該切片上に酸化物の層が形成される
ことが少ないので、珪化プロセスの再現性の向上
と、ひいてはこのプロセスにより得られる金属珪
化物の性能の均一化を図ることができる。さらに
本発明においては、好ましくは金属層としてチタ
ンの層を用いてこれをシリコン切片に被着させ、
窒素を含む雰囲気中でシリコンまたはポリシリコ
ンとチタンを互いに反応させることとしたため、
シリコンが二珪化チタンおよびチタンの層を介し
てアウトデイフユージヨンを起すのを防止するこ
とができる等の効果もある。
以上の説明に関して以下の項を開示する。
(1) 絶縁層をシリコン層上に形成しかつパターン
化することにより、該シリコン層の所定の領域
を露出させ、不活性雰囲気中でこれらシリコン
層および絶縁層のスパツターエツチングを行な
い、前記絶縁層と前記所定の領域を被覆する金
属層を形成し、かくて得られた多層体を加熱し
て前記金属層と接する前記所定の領域に珪化物
を形成させることを特徴とする金属珪化物形成
方法。
(2) 前記絶縁層が二酸化シリコンからなることを
特徴とする第１項記載の金属珪化物形成方法。
(3) 前記スパツターエツチングはアルゴン雰囲気
の真空中でこれを行なうことを特徴とする第２
項記載の金属珪化物形成方法。
(4) 前記金属層の形成は前記スパツターエツチン
グ処理後、そのままの位置でチタン層を形成す
ることによりこれを行なうようにしたことを特
徴とする第３項記載の金属珪化物形成方法。
(5) 前記多層体の加熱は、窒素を含む不活性雰囲
気中でこれを行なうようにしたことを特徴とす
る第４項記載の金属珪化物形成方法。
(6) 前記多層体はこれを約700℃以下の温度に加
熱することにより前記所定の領域に二珪化チタ
ンを形成させるようにしたことを特徴とする第
５項記載の金属珪化物形成方法。
(7) 前記二酸化シリコンの絶縁層の形成およびパ
ターン化に引き続いて、該二酸化シリコン層に
多結晶シリコンの層を形成しかつパターン化す
ることを特徴とする第６項記載の金属珪化物形
成方法。
(8) 絶縁層をシリコン層上に形成しかつパターン
化することにより、シリコン層の所定の領域を
露出させ、前記絶縁層と前記所定の領域を被覆
する金属層を形成し、かくて得られた多層体を
窒素を含む不活性雰囲気中で加熱することによ
り、前記金属層と接する前記所定の領域に珪化
物を形成させることを特徴とする金属珪化物形
成方法。
(9) 前記絶縁層が二酸化シリコンからなることを
特徴とする第８項記載の金属珪化物形成方法。
(10) 前記金属層はこれをチタンの層で形成したこ
とを特徴とする第９項記載の金属珪化物形成方
法。
(11) 前記多層体の加熱はこれを約700℃以下の温
度に加熱することにより、前記所定の領域に二
珪化チタンを形成させるようにしたことを特徴
とする第１０項記載の金属珪化物形成方法。
(12) 前記チタン層の形成直前に、前記シリコン層
および前記二酸化シリコン層を不活性雰囲気中
でスパツターエツチング処理するようにしたこ
とを特徴とする第１１項記載の金属珪化物形成
方法。
(13) 前記二酸化シリコンの絶縁層の形成およびパ
ターン化に引き続いて、該二酸化シリコン層に
多結晶シリコンの層を形成しかつパターン化す
ることを特徴とする第１２項記載の金属珪化物
形成方法。
(14) 絶縁層をシリコン層上に形成しかつパターン
化することによりシリコン層の所定の領域を露
出させ、前記絶縁層と前記所定の領域を被覆す
るチタン層を形成し、かくて得られた多層体を
窒素を含む不活性雰囲気中で加熱することによ
り、前記チタン層と接する前記所定の領域上に
二珪化チタンを形成させることを特徴とする二
珪化チタン形成方法。
(15) 前記絶縁層が二酸化シリコンからなることを
特徴とする第１４項記載の二珪化チタン形成方
法。
(16) 前記多層体の加熱はこれを約700℃以下の温
度に加熱するようにしたことを特徴とする第１
５項記載の二珪化チタン形成方法。
(17) 前記チタン層の形成直前に、前記シリコン層
および前記二酸化シリコン層を不活性雰囲気中
でスパツターエツチング処理するようにしたこ
とを特徴とする第１６項記載の二珪化チタン形
成方法。
(18) 前記二酸化シリコン層の形成およびパターン
化に引き続いて該二酸化シリコン層上に多結晶
シリコンの層を形成しかつパターン化すること
を特徴とする第１５項記載の金属珪化物形成方
法。
(19) 前記二酸化シリコン層の形成およびパターン
化に引き続いて該二酸化シリコン層上に多結晶
シリコンの層を形成しかつパターン化すること
を特徴とする第１７項記載の金属珪化物形成方
法。
(20) 絶縁層上にパターン化多結晶シリコン層を形
成し、不活性雰囲気中でこの多結晶シリコン層
および前記絶縁層のスパツターエツチングを行
ない、全体にわたつて金属層を形成し、かくて
得られた多層体を加熱して前記多結晶シリコン
層を被覆する金属層中に金属珪化物を形成させ
ることを特徴とする金属珪化物形成方法。
(21) 前記絶縁層が二酸化シリコンからなること
を特徴とする第２０項記載の金属珪化物形成方
法。
(22) 前記金属層の形成は、前記スパツターエツ
チング処理後、そのままの位置でチタン層を形
成することにより、これを行なうようにしたこ
とを特徴とする第２１項記載の金属珪化物形成
方法。
(23) 前記多層体の加熱は、窒素を含む不活性雰
囲気中でこれを行なうようにしたことを特徴と
する第２２項記載の金属珪化物形成方法。
(24) 前記加熱はこれを約700℃以下の温度に加
熱することにより行なつて、二珪化チタンを形
成させるようにしたことを特徴とする第２３項
記載の金属珪化物形成方法。
(25) 前記絶縁層はこれを単結晶シリコンの層上
の形成するとともに、前記多結晶シリコン層の
形成およびパターン化に先立つて、前記絶縁層
をパターン化して前記単結晶シリコン層の所定
の領域を露出させるようにしたことを特徴とす
る第２４項記載の金属珪化物形成方法。
【図面の簡単な説明】
第１図ないし第５図は本発明の一実施例により
半導体切片を製造するプロセスの各工程における
該切片の一部断面図、第６図は本発明による製造
方法において珪化物のシート抵抗値をスパツター
エツチング時間の関数として示したグラフ、第７
図は本発明により製造した多数の半導体切片のシ
ート抵抗測定値を、従来の製法で得た多数の半導
体切片のシート抵抗測定値と比較したグラフであ
る。 １０……シリコン基板、１２……二酸化シリコ
ン層、１４……ポリシリコン領域、１６……自然
酸化物膜、１８……パーテイクルによる衝撃、２
０……金属層、２２……金属珪化物層。

Claims (1)

  1. 【特許請求の範囲】 １ シリコン上に金属珪化物を形成する金属珪化
    物形成方法において、 不活性ガス雰囲気中で、シリコン表面の選択領
    域から酸化物を除去するのに必要とされる時間よ
    り長時間の間、前記シリコン表面の選択領域をス
    パツタエツチする工程、 前記シリコン表面の選択領域上に金属層を形成
    する工程、 前記シリコン表面の選択領域上に金属珪化物を
    形成するために、前記工程の結果得られる構造体
    を加熱する工程、 前記金属層の前記工程において反応しなかつた
    部分を除去する工程、 前記金属珪化物のシート抵抗を低下させるため
    に前記金属珪化物をアニールする工程 とを有することを特徴とする金属珪化物形成方
    法。
JP1025594A 1983-05-06 1989-02-03 金属珪化物形成方法 Granted JPH01252763A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US492069 1983-05-06
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59125640A (ja) * 1982-12-28 1984-07-20 Fujitsu Ltd 半導体装置の製造方法
JPS60217657A (ja) * 1984-04-12 1985-10-31 Mitsubishi Electric Corp 半導体集積回路装置の製造方法
US4829363A (en) * 1984-04-13 1989-05-09 Fairchild Camera And Instrument Corp. Structure for inhibiting dopant out-diffusion
GB2164491B (en) * 1984-09-14 1988-04-07 Stc Plc Semiconductor devices
JPS61137367A (ja) * 1984-12-10 1986-06-25 Hitachi Ltd 半導体集積回路装置の製造方法
US4920071A (en) * 1985-03-15 1990-04-24 Fairchild Camera And Instrument Corporation High temperature interconnect system for an integrated circuit
JPS61214427A (ja) * 1985-03-19 1986-09-24 Nippon Gakki Seizo Kk 半導体装置の電極形成法
US4821085A (en) * 1985-05-01 1989-04-11 Texas Instruments Incorporated VLSI local interconnect structure
US4804636A (en) * 1985-05-01 1989-02-14 Texas Instruments Incorporated Process for making integrated circuits having titanium nitride triple interconnect
US4751198A (en) * 1985-09-11 1988-06-14 Texas Instruments Incorporated Process for making contacts and interconnections using direct-reacted silicide
JP2615390B2 (ja) * 1985-10-07 1997-05-28 工業技術院長 炭化シリコン電界効果トランジスタの製造方法
JPH0682641B2 (ja) * 1985-10-21 1994-10-19 日本電気株式会社 半導体集積回路装置の製造方法
US4663191A (en) * 1985-10-25 1987-05-05 International Business Machines Corporation Salicide process for forming low sheet resistance doped silicon junctions
US4746219A (en) * 1986-03-07 1988-05-24 Texas Instruments Incorporated Local interconnect
US4983544A (en) * 1986-10-20 1991-01-08 International Business Machines Corporation Silicide bridge contact process
DE3751773T2 (de) * 1986-12-11 1996-11-28 Fairchild Semiconductor Modifiziertes isoplanares verfahren mit erhöhter dichte
US4849344A (en) * 1986-12-11 1989-07-18 Fairchild Semiconductor Corporation Enhanced density modified isoplanar process
US4855798A (en) * 1986-12-19 1989-08-08 Texas Instruments Incorporated Semiconductor and process of fabrication thereof
US5059546A (en) * 1987-05-01 1991-10-22 Texas Instruments Incorporated BICMOS process for forming shallow NPN emitters and mosfet source/drains
US4816423A (en) * 1987-05-01 1989-03-28 Texas Instruments Incorporated Bicmos process for forming shallow npn emitters and mosfet source/drains
US4784973A (en) * 1987-08-24 1988-11-15 Inmos Corporation Semiconductor contact silicide/nitride process with control for silicide thickness
FR2624304B1 (fr) * 1987-12-04 1990-05-04 Philips Nv Procede pour etablir une structure d'interconnexion electrique sur un dispositif semiconducteur au silicium
US4873205A (en) * 1987-12-21 1989-10-10 International Business Machines Corporation Method for providing silicide bridge contact between silicon regions separated by a thin dielectric
JPH01173714A (ja) * 1987-12-21 1989-07-10 Internatl Business Mach Corp <Ibm> ブリツジ接点の形成方法
JPH02504448A (ja) * 1988-05-24 1990-12-13 マイクロン・テクノロジー・インコーポレイテッド ＴｉＳｉ２ローカル・インターコネクト
KR930004295B1 (ko) * 1988-12-24 1993-05-22 삼성전자 주식회사 Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법
US4920073A (en) * 1989-05-11 1990-04-24 Texas Instruments, Incorporated Selective silicidation process using a titanium nitride protective layer
US5059554A (en) * 1989-06-23 1991-10-22 Sgs-Thomson Microelectronics, Inc. Method for forming polycrystalline silicon contacts
US5443996A (en) * 1990-05-14 1995-08-22 At&T Global Information Solutions Company Process for forming titanium silicide local interconnect
US5086017A (en) * 1991-03-21 1992-02-04 Industrial Technology Research Institute Self aligned silicide process for gate/runner without extra masking
US5250834A (en) * 1991-09-19 1993-10-05 International Business Machines Corporation Silicide interconnection with schottky barrier diode isolation
US5387548A (en) * 1992-06-22 1995-02-07 Motorola, Inc. Method of forming an etched ohmic contact
US5344793A (en) * 1993-03-05 1994-09-06 Siemens Aktiengesellschaft Formation of silicided junctions in deep sub-micron MOSFETs by defect enhanced CoSi2 formation
JP3256048B2 (ja) * 1993-09-20 2002-02-12 富士通株式会社 半導体装置及びその製造方法
KR0162673B1 (ko) * 1994-01-11 1998-12-01 문정환 반도체 도전층 및 반도체소자의 제조방법
JP3238820B2 (ja) * 1994-02-18 2001-12-17 富士通株式会社 半導体装置
JPH07263544A (ja) * 1994-03-17 1995-10-13 Fujitsu Ltd 半導体装置及びその製造方法
US5624869A (en) * 1994-04-13 1997-04-29 International Business Machines Corporation Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen
JP2630292B2 (ja) * 1995-02-27 1997-07-16 日本電気株式会社 半導体装置の製造方法
JP2751859B2 (ja) * 1995-03-15 1998-05-18 日本電気株式会社 半導体装置の製造方法
US5654570A (en) * 1995-04-19 1997-08-05 International Business Machines Corporation CMOS gate stack
US6096638A (en) 1995-10-28 2000-08-01 Nec Corporation Method for forming a refractory metal silicide layer
US5733816A (en) * 1995-12-13 1998-03-31 Micron Technology, Inc. Method for depositing a tungsten layer on silicon
GB2320130B (en) * 1996-08-09 2001-11-07 United Microelectronics Corp Improved self-ligned silicide manufacturing method
JPH10189483A (ja) * 1996-12-26 1998-07-21 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
TW326551B (en) * 1997-07-11 1998-02-11 Holtek Microelectronics Inc The manufacturing method for Ti-salicide in IC
US6127276A (en) * 1998-06-02 2000-10-03 United Microelectronics Corp Method of formation for a via opening
US6235630B1 (en) 1998-08-19 2001-05-22 Micron Technology, Inc. Silicide pattern structures and methods of fabricating the same
RU2152108C1 (ru) * 1998-08-20 2000-06-27 Акционерное общество открытого типа "НИИМЭ и завод "Микрон" Способ изготовления полупроводникового прибора
DE50112534D1 (de) * 2001-01-04 2007-07-05 Infineon Technologies Ag Verfahren zur kontaktierung eines dotiergebiets eines halbleiterbauelements
JP6823533B2 (ja) * 2017-04-24 2021-02-03 東京エレクトロン株式会社 チタンシリサイド領域を形成する方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3855612A (en) * 1972-01-03 1974-12-17 Signetics Corp Schottky barrier diode semiconductor structure and method
NL7510903A (nl) * 1975-09-17 1977-03-21 Philips Nv Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze.
US4056642A (en) * 1976-05-14 1977-11-01 Data General Corporation Method of fabricating metal-semiconductor interfaces
US4243865A (en) * 1976-05-14 1981-01-06 Data General Corporation Process for treating material in plasma environment
JPS5333077A (en) * 1976-09-08 1978-03-28 Nec Corp Semiconductor integrated circuit
JPS6057227B2 (ja) * 1976-11-11 1985-12-13 日本電気株式会社 半導体装置の製造方法
JPS5583229A (en) * 1978-12-19 1980-06-23 Fujitsu Ltd Producing semiconductor device
JPS55143051A (en) * 1979-04-26 1980-11-08 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS5671976A (en) * 1979-11-19 1981-06-15 Seiko Epson Corp Preparation method of mos type semiconductor system
JPS584924A (ja) * 1981-07-01 1983-01-12 Hitachi Ltd 半導体装置の電極形成方法

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Publication number Publication date
JPH01252763A (ja) 1989-10-09
DE3477530D1 (en) 1989-05-03
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JPS6052044A (ja) 1985-03-23

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