JPH0576811B2 - - Google Patents
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- JPH0576811B2 JPH0576811B2 JP59158352A JP15835284A JPH0576811B2 JP H0576811 B2 JPH0576811 B2 JP H0576811B2 JP 59158352 A JP59158352 A JP 59158352A JP 15835284 A JP15835284 A JP 15835284A JP H0576811 B2 JPH0576811 B2 JP H0576811B2
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- transistor
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はCMOS構成のPROM、PLA、PALな
どの半導体装置において、デコーダのワードライ
ンなどとして使用され、低電圧系の入力信号によ
り高電圧系の回路を動作させるための高電圧駆動
回路に関するものである。[Detailed Description of the Invention] (Technical Field) The present invention is used as a word line of a decoder in a semiconductor device such as a CMOS-configured PROM, PLA, or PAL. This invention relates to a high voltage drive circuit for operation.
（従来技術）
低電圧（V1）系の信号で高電圧（V2）系の回
路のスイツチングを行なう高電圧駆動回路の一例
を第２図に示す。(Prior Art) FIG. 2 shows an example of a high voltage drive circuit that switches a high voltage (V 2 ) circuit using a low voltage (V 1 ) signal.
I2は高電圧系のCMOSインバータ回路で、
PMOSトランジスタQ3とNMOSトランジスタQ4
にて構成されており、PMOSトランジスタQ3の
ソースは高電圧（V2）電源端子に接続され
NMOSトランジスタQ4のソースは接地されてい
る。 I 2 is a high voltage CMOS inverter circuit,
PMOS transistor Q3 and NMOS transistor Q4
The source of PMOS transistor Q 3 is connected to the high voltage (V 2 ) power supply terminal.
The source of NMOS transistor Q4 is grounded.
I1は低電圧系の入力端子につながる低電圧系イ
ンバータ回路で、この出力端はNMOSトランジ
スタQ1を介して高電圧系インバータ回路I2の入力
端に接続されている。このNMOSトランジスタ
Q1は入力端子側に高電圧が印加されるのを防止
するための回路であり、そのゲートには低電源電
圧V1が印加されている。NMOSトランジスタQ1
はソースとドレイン（ノードN1とN2）がともに
（V1−Vth1）（Vth1はNMOSトランジスタQ1のし
きい値電圧である）以上になるとオフになるた
め、ノードN2が高電圧電源電位V2になつてもノ
ードN1には（V1−Vth1）以上の電圧はかからな
い。高電圧系インバータ回路I2の入力端はまた、
PMOSトランジスタQ2を介して高電圧電源端子
に接続されており、そのPMOSトランジスタQ2
のゲートにはインバータ回路I2の出力信号が印加
されている。 I1 is a low-voltage inverter circuit connected to a low-voltage input terminal, and its output terminal is connected to the input terminal of a high-voltage inverter circuit I2 via an NMOS transistor Q1 . This NMOS transistor
Q1 is a circuit for preventing high voltage from being applied to the input terminal side, and a low power supply voltage V1 is applied to its gate. NMOS transistor Q1
turns off when the source and drain (nodes N 1 and N 2 ) are both above (V 1 − Vth 1 ) (Vth 1 is the threshold voltage of NMOS transistor Q 1 ), so node N 2 is high. Even if the voltage reaches the power supply potential V 2 , a voltage higher than (V 1 −Vth 1 ) is not applied to the node N 1 . The input terminal of the high voltage inverter circuit I2 is also
It is connected to the high voltage power supply terminal through PMOS transistor Q 2 , and that PMOS transistor Q 2
The output signal of the inverter circuit I2 is applied to the gate of the inverter circuit I2.
この高電圧駆動回路は、入力信号であるノード
N1の信号は０〜V1の範囲のレベルをもち、出力
信号であるノードN3の信号は０〜V2の範囲のレ
ベルをもつものである。 This high voltage drive circuit uses a node that is an input signal.
The signal at node N1 has a level in the range of 0 to V1 , and the signal at node N3 , which is the output signal, has a level in the range from 0 to V2 .
この高電圧駆動回路でノードN1がＬ、ノード
N3がV2の状態からノードN1の信号をＨ（＝V1）
にすると、ノードN2の信号はV1よりMOSトラン
ジスタQ1のしきい値電圧Vth1だけ低い（V1−
Vth1）となり、それによりノードN3の出力信号
レベルがV2より少し降下しMOSトランジスタQ2
がオンになることによりノードN2がV2まで上昇
し、インバータ回路I2のMOSトランジスタQ3が
オフ、Q4がオンとなつてノードN3の出力信号が
完全にＬになる。 In this high voltage drive circuit, node N1 is L, node
From the state where N 3 is V 2 , the signal at node N 1 is set to H (= V 1 )
, the signal at node N 2 is lower than V 1 by the threshold voltage Vth 1 of MOS transistor Q 1 (V 1 −
Vth 1 ), which causes the output signal level of node N 3 to drop slightly below V 2 and the MOS transistor Q 2
By turning on, node N 2 rises to V 2 , MOS transistor Q 3 of inverter circuit I 2 turns off, Q 4 turns on, and the output signal of node N 3 becomes completely L.
次に、ノードN1をＬにすると、NMOSトラン
ジスタQ1がオンになる。ここで、一般にインバ
ータI1やNMOSトランジスタQ1に比べてPMOS
トランジスタQ2はオン時の抵抗が大きい。これ
によりNMOSトランジスタQ1を通してノードN2
のレベルがわずかに低下し、それに伴つて
PMOSトランジスタQ3がわずかに導通し、つづ
いてノードN3のレベルがわずかに上昇し、つづ
いてPMOSトランジスタQ2のインピーダンスが
わずかに高くなり、PMOSトランジスタQ2を通
してノードN2に供給される電流が減り、ノード
N2のレベルがさらに低下する。最終的に、イン
バータ回路I2のMOSトランジスタQ3がオン、Q4
がオフとなつて、ノードN3にはMOSトランジス
タQ3から電源V2が供給され出力信号レベルはV2
になる。 Next, when the node N 1 is set to L, the NMOS transistor Q 1 is turned on. Here, in general, PMOS transistors are
Transistor Q2 has a large resistance when it is on. This connects node N2 through NMOS transistor Q1 .
The level of
PMOS transistor Q 3 conducts slightly, then the level of node N 3 rises slightly, then the impedance of PMOS transistor Q 2 becomes slightly higher, and the current is supplied to node N 2 through PMOS transistor Q 2 . decreases, node
The level of N2 is further reduced. Finally, MOS transistor Q 3 of inverter circuit I 2 turns on, Q 4
is turned off, power supply V 2 is supplied from MOS transistor Q 3 to node N 3 , and the output signal level is V 2
become.
一般に、この回路でノードN3の信号レベルの
立上りを高速にするためMOSトランジスタQ3の
サイズを大きくすることが行なわれる。 Generally, in this circuit, the size of MOS transistor Q3 is increased in order to speed up the rise of the signal level at node N3 .
しかし、MOSトランジスタQ4のサイズに比べ
てMOSトランジスタQ3のサイズのみを大きくす
るとインバータ回路I2のしきい値電圧が上昇す
る。その結果、ノードN3の信号レベルの立下り
の状態は第３図に破線で示されるように、ノード
N1の信号レベルがＨになつてからノードN3がＬ
になるまでの遅延時間が非常に大きくなる。これ
は、ノードN2のレベルが（V1−Vth1）となつて
もインバータ回路I2のしきい値電圧が高いためノ
ードN3のレベルの低下が少なく、そのためMOS
トランジスタQ2を通じてノードN2へ供給される
充電電流が僅かとなるためである。インバータ回
路I2のしきい値の上昇の程度がさらに増すと、ノ
ードN1のレベルがＨになつてもインバータ回路
I2が反転しないことにもなる。 However, if only the size of MOS transistor Q 3 is increased compared to the size of MOS transistor Q 4 , the threshold voltage of inverter circuit I 2 increases. As a result, the falling state of the signal level at node N3 is as shown by the broken line in FIG.
After the signal level of N 1 becomes H, node N 3 becomes L
The delay time until it becomes very large. This is because even if the level of node N 2 becomes (V 1 - Vth 1 ), the threshold voltage of inverter circuit I 2 is high, so the level of node N 3 decreases little, and therefore the MOS
This is because the charging current supplied to the node N 2 through the transistor Q 2 is small. If the threshold value of the inverter circuit I2 increases further, even if the level of the node N1 becomes H, the inverter circuit
It also means that I 2 is not inverted.
そこで、MOSトランジスタQ3のサイズを大き
くする場合にはMOSトランジスタQ4のサイズも
大きくして、インバータ回路I2のしきい値が適当
な大きさになるように設計しなければならない
が、今度はチツプサイズが増大するという問題が
発生する。 Therefore, when increasing the size of MOS transistor Q 3 , it is necessary to increase the size of MOS transistor Q 4 and design the inverter circuit I 2 to have an appropriate threshold value. However, a problem arises in that the chip size increases.
（目的）
本発明は、このような高電圧駆動回路におい
て、チツプ面積を大幅に増大させないで高速動作
を可能にすることを目的とするものである。(Objective) It is an object of the present invention to enable high-speed operation in such a high voltage drive circuit without significantly increasing the chip area.
（構成）
本発明の高電圧駆動回路は、その高電圧系イン
バータ回路の出力端に放電用のNMOSトランジ
スタを接続し、このNMOSトランジスタのゲー
トには低電圧系入力信号を印加したことを特徴と
するものである。(Structure) The high voltage drive circuit of the present invention is characterized in that an NMOS transistor for discharging is connected to the output terminal of the high voltage inverter circuit, and a low voltage input signal is applied to the gate of this NMOS transistor. It is something to do.
以下、実施例により本発明を具体的に説明す
る。 Hereinafter, the present invention will be specifically explained with reference to Examples.
第１図は本発明の一実施例を表わし、第２図と
同一部分には同一符号を付してある。 FIG. 1 shows one embodiment of the present invention, and the same parts as in FIG. 2 are given the same reference numerals.
高電圧系インバータ回路I2、低電圧系インバー
タ回路I1、MOSトランジスタQ1，Q2の結合関係
は第２図のものと同一である。 The coupling relationship between the high-voltage inverter circuit I 2 , the low-voltage inverter circuit I 1 , and the MOS transistors Q 1 and Q 2 is the same as that in FIG. 2.
本実施例では、インバータ回路I2の出力ノード
N3にNMOSトランジスタQ5のドレインが接続さ
れ、このMOSトランジスタQ5のソースが接地さ
れゲートがノードN1に接続されている。 In this embodiment, the output node of the inverter circuit I2
The drain of an NMOS transistor Q5 is connected to N3 , the source of this MOS transistor Q5 is grounded, and the gate is connected to node N1 .
本実施例の動作を第１図と第３図により説明す
る。ノードN1の信号レベルがＨとなつて出力ノ
ードN3の信号が立下る場合、第３図に実線に示
されるようにノードN1のＨ信号によりMOSトラ
ンジスタQ5がオンとなつてノードN3の信号レヘ
ルの下降が早くなる。そのため、MOSトランジ
スタQ2のインピーダンスが下がり、ノードN2の
電圧上昇が早まることにより、ノードN1のレベ
ルがＨになつてからノードN3のレベルがＬにな
るまでの遅延時間が短縮される。このことは
MOSトランジスタQ3とQ4にQ5を加えた高電圧系
インバータ回路のしきい値電圧を実質的に下げる
ことに相当する。 The operation of this embodiment will be explained with reference to FIGS. 1 and 3. When the signal level of the node N1 becomes H and the signal of the output node N3 falls, the H signal of the node N1 turns on the MOS transistor Q5 , as shown by the solid line in FIG. 3 signal level falls faster. Therefore, the impedance of the MOS transistor Q 2 decreases, and the voltage at the node N 2 increases faster, thereby shortening the delay time from when the level at the node N 1 becomes H to when the level at the node N 3 becomes L. . This thing is
This corresponds to substantially lowering the threshold voltage of a high voltage inverter circuit consisting of MOS transistors Q3 and Q4 plus Q5 .
いま、第２図におけるMOSトランジスタQ4の
サイズを第１図におけるMOSトランジスタQ4と
Q5の和に等しくした場合の両回路の出力信号立
下り速度を比較してみると、第１図のMOSトラ
ンジスタQ5のゲート電圧がMOSトランジスタQ4
のゲート電圧よりVth1だけ高いので、MOSトラ
ンジスタQ5のインピーダンスが下がり、したが
つて同じ立下り速度を達成するのであれば第１図
のMOSトランジスタQ4とQ5を合せたサイズの方
が第２図のMOSトランジスタQ4１個のサイズよ
りも小さくできることになる。このことは、出力
信号立上り速度を大きくするためにMOSトラン
ジスタQ3のサイズを大きくした場合でも、MOS
トランジスタQ5があるためにMOSトランジスタ
Q4のサイズを従来の場合ほど大きくしなくても
よいことを意味している。 Now, the size of MOS transistor Q 4 in Figure 2 is the same as that of MOS transistor Q 4 in Figure 1.
Comparing the output signal fall speeds of both circuits when the output signal is made equal to the sum of Q 5 , we find that the gate voltage of MOS transistor Q 5 in Figure 1 is
Since the gate voltage of MOS transistor Q 5 is higher than the gate voltage by Vth 1 , the impedance of MOS transistor Q 5 decreases. Therefore, if the same fall speed is to be achieved, the combined size of MOS transistors Q 4 and Q 5 in Figure 1 is better. This means that the size can be made smaller than the size of one MOS transistor Q 4 in FIG. 2. This means that even if the size of MOS transistor Q3 is increased to increase the output signal rise speed, the MOS
MOS transistor for transistor Q 5
This means that the size of the Q 4 does not have to be as large as it used to be.
実施例では、MOSトランジスタQ5のゲートを
MOSトランジスタQ1の直前のノードN1に接続し
ているが、例えばPALやPLAでは入力信号とし
て相反信号が用いられるため、このMOSトラン
ジスタQ5のゲートはインバータ回路I1より前のノ
ードに接続することができる。その場合には
MOSトランジスタQ5のゲート電圧の遅延が一層
少なくなり、ノードN3の立下り速度をさらに速
くすることができる。 In the example, the gate of MOS transistor Q5 is
It is connected to the node N 1 immediately before the MOS transistor Q 1 , but since reciprocal signals are used as input signals in PAL and PLA, for example, the gate of this MOS transistor Q 5 is connected to the node before the inverter circuit I 1 . can do. In that case
The delay in the gate voltage of MOS transistor Q5 is further reduced, and the falling speed of node N3 can be further increased.
（効果）
本発明によれば高電圧系インバータ回路の出力
ノードに付加されたNMOSトランジスタの作用
により出力レベルの立下り速度が速くなるので、
チツプ面積の増加を最小限に抑えて高速化を図る
ことのできる高電圧駆動回路を達成することがで
きる。(Effects) According to the present invention, the falling speed of the output level becomes faster due to the action of the NMOS transistor added to the output node of the high voltage inverter circuit.
It is possible to achieve a high voltage drive circuit that can increase speed while minimizing increase in chip area.
第１図は本発明の一実施例を示す回路図、第２
図は従来の高電圧駆動回路の一例を示す回路図、
第３図は両回路の動作を比較するための各ノード
の信号レベルを示す図である。
I1……低電圧系インバータ回路、I2……高電圧
系インバータ回路、Q1，Q2，Q5……MOSトラン
ジスタ。
Figure 1 is a circuit diagram showing one embodiment of the present invention, Figure 2 is a circuit diagram showing an embodiment of the present invention.
The figure is a circuit diagram showing an example of a conventional high voltage drive circuit.
FIG. 3 is a diagram showing signal levels at each node for comparing the operations of both circuits. I 1 ... Low voltage inverter circuit, I 2 ... High voltage inverter circuit, Q 1 , Q 2 , Q 5 ... MOS transistor.
Claims (1)
トランジスタを介して低電圧系入力信号が入力さ
れ、該インバータ回路の入力端にはまた該インバ
ータ回路の出力信号により制御されるPMOSト
ランジスタにより電源が供給される高電圧駆動回
路において、 前記インバータ回路の出力端に放電用の
NMOSトランジスタを接続し、該NMOSトラン
ジスタのゲートには前記入力信号を印加したこと
を特徴とする高電圧駆動回路。[Claims] 1 NMOS at the input end of the high voltage inverter circuit
A high voltage drive circuit in which a low voltage input signal is inputted through a transistor, and power is supplied to an input terminal of the inverter circuit by a PMOS transistor controlled by an output signal of the inverter circuit. For discharge at the output end
A high voltage drive circuit, comprising: an NMOS transistor connected thereto, and the input signal applied to the gate of the NMOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15835284A JPS6135617A (en) | 1984-07-27 | 1984-07-27 | High voltage drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15835284A JPS6135617A (en) | 1984-07-27 | 1984-07-27 | High voltage drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135617A JPS6135617A (en) | 1986-02-20 |
| JPH0576811B2 true JPH0576811B2 (en) | 1993-10-25 |
Family
ID=15669774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15835284A Granted JPS6135617A (en) | 1984-07-27 | 1984-07-27 | High voltage drive circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135617A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2585348B2 (en) * | 1988-02-22 | 1997-02-26 | 株式会社東芝 | Nonvolatile semiconductor memory device |
| JPH0693615B2 (en) * | 1988-05-16 | 1994-11-16 | 株式会社東芝 | Driver circuit |
| JP2669346B2 (en) * | 1994-05-31 | 1997-10-27 | 日本電気株式会社 | Semiconductor integrated circuit device |
| TWI502890B (en) * | 2009-07-02 | 2015-10-01 | Advanced Risc Mach Ltd | Voltage level shifter and method for shifting voltage level |
-
1984
- 1984-07-27 JP JP15835284A patent/JPS6135617A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135617A (en) | 1986-02-20 |
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