JPH0575074A

JPH0575074A - 半導体記憶装置

Info

Publication number: JPH0575074A
Application number: JP3232872A
Authority: JP
Inventors: Yasushi Terada; 康寺田; Takeshi Nakayama; 武志中山; Shinichi Kobayashi; 真一小林; Yoshikazu Miyawaki; 好和宮脇; Tomoshi Futatsuya; 知士二ツ谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-12
Filing date: 1991-09-12
Publication date: 1993-03-26
Anticipated expiration: 2013-11-25
Also published as: JP2827607B2

Abstract

(57)【要約】【目的】消去時に、非選択のワード線を接地電位に保
ち、放電による誤動作を防止する。【構成】各メモリトランジスタ３０１、３０２、・・
・のソースが共通のワード線を用いて形成されたソース
線トランジスタ２０１を介してアルミ配線で形成された
ソース線１７に接続された構造であって、消去時に、消
去すべきメモリセル３０１が接続されたワード線Ｗ１に
負の高電圧を印加し、該メモリセル３０１とソースを共
有するメモリセル３０２のワード線に正の電圧を印加
し、ソース線１７に正の電圧を印加し、それ以外のワー
ド線Ｗ２を接地することを特徴とする不揮発性半導体記
憶装置。【効果】消去時に非選択のワード線を接地電位に保っ
ておくので消費電力が少ない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、たとえば、電気的に書き込み消去可能な不揮発性半
導体記憶装置であるフラッシュメモリの消去手法に関す
るものである。

【０００２】

【従来の技術】図９は、フラッシュメモリのメモリセル
の断面図であり、図１０は従来のフラッシュメモリのブ
ロックダイアグラムである。メモリセルはコントロール
ゲート１、フローティングゲート２の２層のゲートから
なるメモリトランジスタから構成されている。

【０００３】メモリアレイ５は図１０に示したメモリセ
ルが行方向、列方向に配列されたものであり、メモリセ
ルのドレイン３がビット線６に、コントロールゲート１
がワード線７に、ソース４がソース線１７に接続されて
いる。フローティングゲート２と基板の間には図示して
いない酸化膜があり、フローティングゲート２と基板間
の酸化膜膜厚は１００Å程度である。ワード線はロウデ
コーダ９の出力である。ビット線はＹゲート８に接続さ
れる。ソース線１７はソース線スイッチ１１に接続され
る。Ｙゲート８はコラムデコーダ１０により制御されビ
ット線６とセンスアンプ１３及び書き込み回路１２の接
続を制御する。ロウデコーダ９、コラムデコーダ１０は
アドレスバッファ１５の出力を受け１本のワード線、１
組のＹゲートを選択する。メモリアレイ５への書き込み
データや、メモリアレイ５からの読み出しデータは入出
力バッファ１６を介して入出力される。制御回路１４は
外部から印加された制御信号に応じて、各回路ブロック
の動作の制御を行なう。

【０００４】次に、動作について説明する。まず、読み
出す場合の動作について説明する。読み出しは、選択さ
れたメモリセルを介して電流が流れるか否かをセンスす
ることにより行なわれる。この時、ビット線に高い電位
を与えるとフローティングゲートとドレイン間の酸化膜
に高い電界がかかりフローティングゲートに蓄積されて
いた電子が抜けてしまうという問題が生ずる。そのた
め、ドレインの電位は１〜２Ｖに押さえなければならな
い。ドレイン電位を抑えつつメモリセルに流れる電流を
センスするのに、電流センスアンプが用いられている。

【０００５】次に、書き込みは、ＥＰＲＯＭと同様に行
なわれ、メモリトランジスタのドレイン３、コントロー
ルゲート１に高圧パルスが印加されソース４が接地され
る。ドレイン近傍でアバランシェ崩壊により発生した電
子がフローティングゲート２に注入されコントロールゲ
ート１からみたメモリトランジスタのしきい値は高くな
る。

【０００６】次に、消去する場合を、ワード線単位で消
去する場合と一括して消去する場合について説明する。
メモリアレイ５に記憶されたデータの消去がワード線単
位でおこなわれる場合、全てのメモリーセルのソース４
にソース線スイッチ１１により電源電圧Ｖｃｃが印加さ
れ、消去すべきワード線に負の高電圧が印加される。フ
ローティングゲート２とソース４間の酸化膜に高電界が
印加されるのでトンネル電流が流れ、フローティングゲ
ート２に蓄積された電子が除去される。これにより、コ
ントロールゲート１からみたメモリトランジスタのしき
い値は低くなる。すなわち、ＥＰＲＯＭにおいて、紫外
線消去した状態と同じになる。このとき、非選択のワー
ド線にはＶｃｃが印加される。このため、非選択のメモ
リセルの状態は変化しない。次に、メモリアレイ５に記
憶されたデータの消去が一括しておこなわれる場合は、
全てのメモリーセルのソース４にソース線スイッチ１１
により電源電圧Ｖｃｃが印加され、すべてのコントロー
ルゲート１に負の高電圧が印加される。フローティング
ゲート２とソース４間の酸化膜に高電界が印加されるの
でトンネル電流が流れ、フローティングゲート２に蓄積
された電子が除去される。これにより、コントロールゲ
ート１からみたメモリトランジスタのしきい値は低くな
る。すなわち、ＥＰＲＯＭにおいて、紫外線消去した状
態と同じになる。メモリアレイの等価回路、平面図、断
面図を図１１から図１３に示す。図１１は、４個のメモ
リトランジスタのソースをまとめてソース線に接続する
例を示しており、図１２はその４個のメモリトランジス
タとソース線が基板上に配置された平面図を示してお
り、図１３（Ａ）は、図１２のＡ−Ａ’断面図でありビ
ット線とドレインのコンタクトを示しており、図１３
（Ｂ）は、図１２のＢ−Ｂ’断面図であり、ソース線と
ソースのコンタクトを示している。

【０００７】

【発明が解決しようとする課題】以上のように、従来の
フラッシュメモリはワード線単位の消去時に、全てのソ
ース線、非選択のワード線に電源電圧Ｖｃｃを印加しな
ければならなかった。このため、消費電力が大きくな
り、かつ、ソース線や、充電されたビット線が消去終了
後放電されるときに非選択のメモリセルに誤書き込みし
てしまうおそれがあった。

【０００８】この発明は上記の課題を解決するためにな
されたもので、消去時に非選択のワード線を接地電位に
保っておくことを可能とするメモリアレイ構成を得るこ
とを目的とする。

【０００９】また、従来のフラッシュメモリは図１３に
示すようにビット線とのコンタクトとソース線とのコン
タクトではアルミ配線と拡散層とのコンタクトの形状が
大きく異なっていた。そのため、微細化が進みコンタク
トのサイズが小さくなると、ビット線とのコンタクトを
取るための最適のプロセス条件と、ソース線とのコンタ
クトを取る最適のプロセス条件とが異なってしまい、歩
留まりの低下が起こってしまうという不具合があった。

【００１０】この発明は上記の課題を解決するためにな
されたもので、ソース線とのコンタクトの形状を、ビッ
ト線とのコンタクトと同一の形状とすることを目的とす
る。

【００１１】

【課題を解決するための手段】第１の発明に係わる半導
体記憶装置は、メモリセルのソースをソース線トランジ
スタを介してソース線に接続するよう構成したものであ
る。

【００１２】第２の発明に係わる半導体記憶装置は、メ
モリトランジスタのソース拡散領域と、アルミで形成さ
れたソース線とのコンタクトをメモリトランジスタと同
一断面構造のトランジスタを介して取るようにしたもの
である。

【００１３】

【作用】第１の発明に係る半導体記憶装置は、メモリセ
ルのソースをソース線トランジスタを介してソース線に
接続するようにしたので、消去すべきメモリセルのコン
トロールゲートに負の高電圧を印加するとにより選択し
たメモリセルを消去できるとともに、それ以外のメモリ
セルのコントロールゲートを接地することができるの
で、消費電力が小さくてすむ。

【００１４】第２の発明に係わる半導体記憶装置は、メ
モリトランジスタのソース拡散領域と、アルミで形成さ
れたソース線とのコンタクトをメモリトランジスタと同
一断面構造のソース線トランジスタを介して取るので、
メモリトランジスタとビット線のコンタクトとソース線
トランジスタとソース線のコンタクトのための最適プロ
セスが同じくでき、歩留まりを高くできる。

【００１５】

【実施例】実施例１．以下、この発明の実施例を図につ
いて説明する。図１に第１の発明の実施例のメモリアレ
イの等価回路図を示す。メモリセルのソースはワード線
がゲートに入力されるソース線トランジスタ２０１を介
してソース線に接続されている。

【００１６】次に動作について説明する。消去は、消去
すべきメモリセル３０１が接続されているワード線Ｗ１
に負の高電圧、例えば−１０Ｖが印加され、ソース線に
５Ｖが印加される。選択されたメモリセル３０１とソー
スを共有するメモリセル３０２のワード線Ｗ２には５Ｖ
が印加される。これにより、消去すべきメモリセル３０
１のコントロールゲートに−１０Ｖ、ソースに５Ｖが印
加され、消去が行なわれる。ソースを共有するメモリセ
ル３０２のコントロールゲート並びにソースにはともに
５Ｖが印加されるので状態は変化しない。また、メモリ
セル３０３、３０４はそのワード線が接地されたままな
ので、状態変化はない。書き込み、読み出し時はソース
線が接地され、選択ワード線に高圧Ｖｐｐが印加され
る。書き込みデータが“０”ならばビット線に６Ｖ程度
が印加され書き込みがなされる。書き込みデータが
“１”ならビット線はフローティングに保たれメモリセ
ルの状態は変化しない。

【００１７】以上のように、この実施例ではメモリトラ
ンジスタが行方向、列方向にアレイ配置され、各メモリ
トランジスタはフローティングゲートとコントロールゲ
ートを有し、各々のメモリトランジスタのドレインがビ
ット線に、コントロールゲートがワード線に接続されて
おり、各メモリトランジスタのソースが、メモリトラン
ジスタとワード線を共通にして形成されたソース線トラ
ンジスタ２０１を介してアルミ配線で形成されたソース
線１７に接続された構造であって、消去時に、消去すべ
きメモリセル３０１が接続されたワード線Ｗ１に負の高
電圧を印加し、該メモリセルとソースを共有するメモリ
セル３０２のワード線Ｗ２に正の電圧を印加し、ソース
線に正の電圧を印加し、それ以外のワード線を接地する
ことを特徴とする不揮発性半導体記憶装置を説明した。

【００１８】なお、この例では、メモリトランジスタが
行方向と列方向にアレイ配置されている場合を示した
が、行方向のみ、あるいは列方向のみ、あるいはメモリ
トランジスタが１個でソース線トランジスタが１個の場
合でもかまわない。

【００１９】実施例２．実施例１では、消去時に選択ワ
ード線Ｗ１とソースを共有するワード線Ｗ２に電圧を印
加する必要があり、２本のワード線を同時に消去するこ
とができず、かつ、５Ｖが印加されるワード線上に消去
状態のメモリセルがあれば、該メモリトランジスタがオ
ンしビット線が充電され消費電力が大きくなるという欠
点があった。実施例２は上記の課題を解決するためにな
されたもので、消去時に２本のワード線上のメモリセル
を同時に消去し、非選択のワード線を接地電位に保って
おくことを可能とするメモリアレイ構成を得ることを目
的とするものであり、以下にその実施例を説明する。

【００２０】図２に等価回路図を示す。メモリセルのソ
ースは、ゲートがソース線デコーダ３００の出力に接続
されたソース線トランジスタ２０１を介してソース線に
接続される。次に動作について説明する。消去はソース
領域が共有される２本のワード線Ｗ１、Ｗ２上のメモリ
セル３０１、３０２が同時に消去される。選択ワード線
Ｗ１、Ｗ２に−１０Ｖが印加され、ソース線デコーダ３
００の出力３０９が５Ｖ、ソース線が５Ｖとされる。他
のワード線、ソース線デコーダ出力は接地される。書き
込みは選択ワード線にＶｐｐが印加され、選択されたソ
ース線デコーダ出力３０９が５Ｖとなり、ソース線が接
地される。書き込みデータが“０”ならばビット線に６
Ｖが印加され、“０”ならばビット線はフローティング
に保たれる。

【００２１】以上、この実施例では、メモリトランジス
タが行方向、列方向にアレイ配置され、各メモリトラン
ジスタはフローティングゲートとコントロールゲートを
有し、各々のメモリトランジスタのドレインがビット線
に、コントロールゲートがワード線に接続されており、
各メモリトランジスタのソースが、ソース線デコーダの
出力がゲートに入力されるソース線トランジスタ２０１
を介してアルミ配線で形成されたソース線１７に接続さ
れた構造であって、消去時に、消去すべきメモリセルが
接続されたワード線Ｗ１に負の高電圧を印加し、ソース
線デコーダ出力３０９が“Ｈ”とされ、ソース線に正の
電圧を印加することを特徴とする不揮発性半導体記憶装
置を説明した。

【００２２】実施例３．従来例では、ワード線毎に選
択、非選択を制御するロウデコーダが必要であった。そ
のため、微細化と共にロウデコーダのレイアウトが困難
になるといった課題があった。この実施例は、上記の課
題を解決するためになされたものであり、ロウデコーダ
のレイアウトを容易にすることのできるメモリアレイレ
イアウトを提供することを特徴とする。

【００２３】図３にこの実施例の等価回路図を示す。メ
モリトランジスタ３０１、３０２のソースが接続されソ
ース線トランジスタ２０１を介してソース線に接続され
る。メモリトランジスタ３０３、３０４のソースが接続
され、ソース線トランジスタ２０２を介してソース線に
接続される。メモリトランジスタ３０１、３０３のコン
トロールゲートがロウデコーダ出力３０７に接続され
る。メモリトランジスタ３０２、３０４のコントロール
ゲートがロウデコーダ出力３０８に接続される。次に動
作について説明する。メモリトランジスタ３０１を消去
する場合について説明する。ロウデコーダ出力を−１０
Ｖとし、ソース線デコーダ３００の出力３０９を５Ｖと
する。ソース線１７にも５Ｖを印加する。これにより、
メモリトランジスタ３０１さらに、ワード線とソースを
共有するメモリトランジスタ３１２のコントロールゲー
トに−１０Ｖ、ソースに５Ｖ程度が印加されるので、メ
モリトランジスタ３０１、３１２のフローティングゲー
トソース間の酸化膜に大きな電界が誘起されトンネル電
流が流れフローティングゲートに蓄積された電子が除去
され消去がなされる。メモリトランジスタ３０２につい
ては、ソースに５Ｖが印加されるがコントロールゲート
の電位が０Ｖのためフローティングゲートに蓄積された
電荷量に変化はない。メモリトランジスタ３０３ではコ
ントロールゲートに−１０Ｖが印加されるがソースがフ
ローティングのため同様にフローティングゲートの電荷
量に変化は生じない。メモリトランジスタ３０１に書き
込む場合はロウデコーダ出力３０７にＶｐｐを印加し、
ソース線デコーダ出力３０９を５Ｖとし、ソース線１７
を接地する。書き込みデータが“０”ならばビット線に
６Ｖを印加し、“１”ならばビット線をフローティング
に保つ。メモリトランジスタ３０３のコントロールゲー
トにＶｐｐ、ドレインに６Ｖが印加されるがソース線ト
ランジスタ２０２がオフのためメモリトランジスタ３０
３を介しては電流が流れず書き込みはなされない。

【００２４】以上、この実施例では、メモリトランジス
タが行方向、列方向にアレイ配置され、各メモリトラン
ジスタはフローティングゲートとコントロールゲートを
有し、各々のメモリトランジスタのドレインがビット線
に、コントロールゲートがワード線に接続されており、
各メモリトランジスタのソースが、ソース線デコーダの
出力がゲートに入力されるソース線トランジスタを介し
てアルミ配線で形成されたソース線１７に接続された構
造であって、ソース線を共有しない複数のワード線が同
一のロウデコーダ出力３０７に接続され、読み出し書き
込み時に、“Ｈ”レベルが印加されたワード線のうちソ
ース線デコーダ出力３０９が“Ｈ”になることにより、
ソースが接地されたメモリセルが選択されることを特徴
とする不揮発性半導体記憶装置を説明した。

【００２５】実施例４．上記の実施例ではソース線デコ
ーダ３００が必要であった。この実施例はソース線デコ
ーダが不要なフラッシュメモリを得ることを目的とす
る。

【００２６】図４にこの実施例を示す。ソース線トラン
ジスタ２０１のゲートには信号４０３が接続され、ソー
ス線トランジスタ２０２のゲートには信号４０４が接続
される。ワード線が共通に接続されるメモリセルのうち
いずれが選択されるかを信号４０３、４０４で制御す
る。メモリトランジスタ３０１の消去・書き込み・読み
出しを行なうときは信号４０３に５Ｖを印加する。メモ
リトランジスタ３０３を選択するときは信号４０４に５
Ｖを印加する。

【００２７】以上、この実施例では、メモリトランジス
タが行方向、列方向にアレイ配置され、各メモリトラン
ジスタはフローティングゲートとコントロールゲートを
有し、各々のメモリトランジスタのドレインがビット線
に、コントロールゲートがワード線に接続されており、
各メモリトランジスタのソースが、ソース線トランジス
タ２０１、２０２を介してアルミ配線で形成されたソー
ス線１７に接続された構造であって該ソース線トランジ
スタ２０１、２０２のゲートに入力される信号線４０
３、４０４がビット線と平行なことを特徴とする不揮発
性半導体記憶装置を説明した。

【００２８】次に第２の発明の実施例を図について説明
する。図５に第２の発明の実施例のメモリアレイの平面
図を示す。ソース線とのコンタクトはメモリトランジス
タと同一のソース線トランジスタを介してアルミで形成
されたソース線に接続されている。このため、このソー
ス線トランジスタのコントロールゲートとソースとドレ
インの基板上に形成された位置関係をメモリトランジス
タのものと同じようにすれば、ソース線とのコンタクト
の断面形状は、すべて、図１３（Ａ）に示されたものと
なる。メモリアレイの等価回路図を図６に示す。

【００２９】次に、動作について説明する。図７に電圧
印加条件を示す。まず、ソース線に高圧Ｖｐｐを印加
し、すべてのワード線を接地する。ソース線に接続され
るトランジスタの拡散層に高圧が印加されコントロール
ゲートが接地されるので、フローティングゲートから拡
散層に電子がトンネルし、トランジスタのしきい値が低
くなる。デプレッションになる場合もある。これによ
り、通常動作時に所定の電圧がメモリトランジスタのソ
ースに印加されるようにする。消去時にはソース線に５
Ｖを印加する。消去を行なうメモリトランジスタが接続
されているワード線に負の高電圧を印加する。非選択の
ワード線には５Ｖが印加されているので、メモリトラン
ジスタのソースに５Ｖが印加され、選択されたメモリト
ランジスタが消去される。書き込み時はソース線を接地
し、選択ワード線に高電圧Ｖｐｐを印加する。ビット線
には書き込みデータが“０”ならば高電圧が印加され、
“１”ならばフローティングに保たれる。書き込み時
は、選択メモリトランジスタのソースのみ接地され、選
択メモリトランジスタとソースを共有するメモリトラン
ジスタを除いて非選択メモリトランジスタのソースはフ
ローティングに保たれるので非選択メモリトランジスタ
を介してのリーク（ドレインリーク）が起こらず、効率
のよい書き込みが可能となる。ここで、ドレインリーク
とは、書き込み時にビット線に高圧が印加されると、非
選択のビット線に於いてフローティングゲートの電位が
容量結合により上昇し、トランジスタが導通する事によ
り生じるリークのことである。このように、メモリトラ
ンジスタのソース拡散領域とソース線との間にトランジ
スタを挿入することで、ドレインリークを低減し、消費
電力を少なくすることができる。

【００３０】以上、この実施例では、メモリトランジス
タが行方向、列方向にアレイ配置され、各メモリトラン
ジスタはフローティングゲートとコントロールゲートを
有し、各々のメモリトランジスタのドレインがビット線
に、コントロールゲートがワード線に接続されており、
各メモリトランジスタのソースが、メモリトランジスタ
と同様の断面形状を有するトランジスタを介してアルミ
配線で形成されたソース線に接続されることを特徴とす
る不揮発性半導体記憶装置を説明した。また、この実施
例では、ソース線に高圧を印加し、ワード線を接地する
ことによってソース線とメモリトランジスタのソースと
の間に形成されたフローティングゲートを有するトラン
ジスタのしきい値を下げることを特徴とする不揮発性半
導体記憶装置を説明した。

【００３１】実施例５．なお、図７（Ａ）に示したソー
ス線トランジスタのしきい値を低くする操作を行なわず
に、デプレッションになるチャネルドープを行なっても
よい。

【００３２】実施例６．また、上記実施例では、ソース
線トランジスタとメモリトランジスタが同様に形成され
る場合を示したが、その断面形状が全く同一である必要
はなく、多少の変更があってもかまわない。たとえば、
図８に示すように、通常のメモリトランジスタのソース
とドレインのプロファイルは異なるが、ソース線トラン
ジスタのソースとドレインのプロファイルはソースと同
じになるようにする方が望ましい。通常のメモリトラン
ジスタのドレイン側ではホットホール注入が起こり易く
なるよう、すなわち耐圧を低くするため、浅い注入がな
される。また、ソース側ではトンネル引き抜きを行なう
ため耐圧を確保するよう深い注入が行なわれる。これに
対して、ソース線トランジスタではドレイン側（コンタ
クトのある側）に高圧が印加されるため、ドレイン側に
もソースと同じ深い注入を行なうことが望ましい。以上
この実施例では、ソース線トランジスタのソース、ドレ
イン等の位置関係は通常のメモリトランジスタと同一で
あるが、ソースとドレインの注入を通常のメモリトラン
ジスタのソース側注入と同じとしたことを特徴とする不
揮発性半導体記憶装置を説明した。

【００３３】実施例７．なお、上記実施例１〜６におい
ては、不揮発性の場合を示したが、揮発性の半導体記憶
装置であってもかまわない。

【００３４】

【発明の効果】以上のように、第１の発明に係る半導体
記憶装置は、ソース線トランジスタを介して、メモリセ
ルのソースをソース線に接続し、消去時に非選択のメモ
リセルのワード線が接地できるようにしたので、消去終
了後のソース線やビット線からの放電による非選択のメ
モリセルへの誤書き込みを防止することができる。

【００３５】以上のように、第２の発明に係わる半導体
記憶装置は、メモリトランジスタのソース拡散領域と、
アルミで形成されたソース線とのコンタクトをメモリト
ランジスタと同様の断面構造のソース線トランジスタを
介して取るようにしたので、歩留まりが高く、消費電力
の少ないフラッシュメモリが得られるという効果があ
る。

【図面の簡単な説明】

【図１】第１の発明に係る半導体記憶装置の一実施例の
等価回路図。

【図２】第１の発明に係る半導体記憶装置の他の実施例
の等価回路図。

【図３】第１の発明に係る半導体記憶装置の他の実施例
の等価回路図。

【図４】第１の発明に係る半導体記憶装置の他の実施例
の等価回路図。

【図５】第２の発明に係る半導体記憶装置の一実施例の
平面図。

【図６】第２の発明に係る半導体記憶装置の一実施例の
等価回路図。

【図７】第２の発明に係る半導体記憶装置の一実施例の
動作説明図。

【図８】第２の発明に係る半導体記憶装置の一実施例の
断面図。

【図９】フラッシュメモリの断面図。

【図１０】フラッシュメモリのブロック図。

【図１１】従来例の等価回路図。

【図１２】従来例の平面図。

【図１３】従来例の断面図。

【符号の説明】

７ワード線９ロウデコーダ１７ソース線２０１、２０２ソース線トランジスタ３００ソース線デコーダ３０１、３０２、・・・メモリセル／メモリトランジス
タ

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮脇好和伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者二ツ谷知士伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内

Claims

【特許請求の範囲】

【請求項１】以下の要素を有する半導体記憶装置（ａ）少なくともソースを有するメモリセル、（ｂ）上記メモリセルに使用されるソース線、（ｃ）上記メモリセルのソースと上記ソース線の間に設
けられたソース線トランジスタ。
【請求項２】以下の要素を有する半導体記憶装置（ａ）基板上に所定の位置関係をもって形成されたコン
トロールゲートとソースとドレインを有するメモリトラ
ンジスタ、（ｂ）上記メモリトランジスタのソースに使用されるソ
ース線、（ｃ）上記メモリトランジスタのソースと上記ソース線
の間にあって、少なくとも、そのコントロールゲートと
ソースとドレインの基板上に形成された位置関係が、上
記メモリトランジスタと同一であるソース線トランジス
タ。