JPH0574181A - 半導体メモリ装置のデータ読み出し回路 - Google Patents
半導体メモリ装置のデータ読み出し回路Info
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- JPH0574181A JPH0574181A JP25841091A JP25841091A JPH0574181A JP H0574181 A JPH0574181 A JP H0574181A JP 25841091 A JP25841091 A JP 25841091A JP 25841091 A JP25841091 A JP 25841091A JP H0574181 A JPH0574181 A JP H0574181A
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Abstract
(57)【要約】
【目的】 本発明の目的はＥＰＲＯＭのデータ読み出し
スピードを向上させることである。 【構成】 センス回路ＳＡ1の入力ＳＩＮ1はリファレン
ス電圧発生回路ＲＡ1の入力ＲＩＮ1にＮ型ＭＯＳＦＥＴ
ＭＮ13を介して接続されており、Ｎ型ＭＯＳＦＥＴＭＮ
13のゲートはセンス回路ＲＡ1を構成するインバータ回
路ＩＮＶ11の出力Ｖ01に接続されている。選択した列線
Ｄ1〜Ｄnを充電する場合は、センス回路ＲＡ1のインバ
ータ回路ＩＮＶ11の出力Ｖ01が高レベルになるので、選
択した列線はＰ型ＭＯＳＦＥＴＭＰ11およびＮ型ＭＯＳ
ＦＥＴＭＮ11を介して充電されると同時に、Ｎ型ＭＯＳ
ＦＥＴＭＮ13が導通状態となり、リファレンス電圧発生
回路ＲＡ1からも充電される。その結果、列線は高速で
充電され、データ読み出しスピードを高速化することが
できる。
スピードを向上させることである。 【構成】 センス回路ＳＡ1の入力ＳＩＮ1はリファレン
ス電圧発生回路ＲＡ1の入力ＲＩＮ1にＮ型ＭＯＳＦＥＴ
ＭＮ13を介して接続されており、Ｎ型ＭＯＳＦＥＴＭＮ
13のゲートはセンス回路ＲＡ1を構成するインバータ回
路ＩＮＶ11の出力Ｖ01に接続されている。選択した列線
Ｄ1〜Ｄnを充電する場合は、センス回路ＲＡ1のインバ
ータ回路ＩＮＶ11の出力Ｖ01が高レベルになるので、選
択した列線はＰ型ＭＯＳＦＥＴＭＰ11およびＮ型ＭＯＳ
ＦＥＴＭＮ11を介して充電されると同時に、Ｎ型ＭＯＳ
ＦＥＴＭＮ13が導通状態となり、リファレンス電圧発生
回路ＲＡ1からも充電される。その結果、列線は高速で
充電され、データ読み出しスピードを高速化することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、列線のチャージアップを高速化することでデ
ータ読み出しスピードを高速化したデータ読み出し回路
に関する。
し、特に、列線のチャージアップを高速化することでデ
ータ読み出しスピードを高速化したデータ読み出し回路
に関する。
【０００２】
【従来の技術】半導体メモリ装置には、例えば浮遊ゲー
トと制御ゲートの２層ゲート構造を有するＭＯＳ型電界
効果トランジスタ（以下、ＭＯＳＦＥＴと称す）をメモ
リ素子とした不揮発性半導体メモリがある。図８はこの
メモリ素子の断面図を示し、図９にそのシンボルを示
す。このメモリ素子はＰ型基板８１上にＮ型のソース・
ドレイン拡散層８２，８３が設けられ、さらに基板上に
絶縁層（不図示）中に外部から電気的に絶縁された浮遊
ゲート８４とメモリ素子をスイッチング制御するための
制御ゲート８５が設けられている。このメモリ素子は浮
遊ゲートが電気的に中性状態の時（以下、非書き込み状
態と称す）は、図１０の実線１０１に示すような低い制
御ゲート電圧（例えば、２Ｖ）で導通状態になるが、制
御ゲート８５とドレイン８３に高電圧（例えば１２．５
Ｖ）を印加すると、浮遊ゲート８４に電子が注入され、
制御ゲート８５から見たたメモリ素子の、しきい値電圧
は高くなり（以下、書き込み状態と称す）図１０の実線
１０２に示すように制御ゲートに高電圧（例えば７Ｖ）
印加しなければ導通状態にならない。このしきい値電圧
の変化を利用して情報を記憶する。
トと制御ゲートの２層ゲート構造を有するＭＯＳ型電界
効果トランジスタ（以下、ＭＯＳＦＥＴと称す）をメモ
リ素子とした不揮発性半導体メモリがある。図８はこの
メモリ素子の断面図を示し、図９にそのシンボルを示
す。このメモリ素子はＰ型基板８１上にＮ型のソース・
ドレイン拡散層８２，８３が設けられ、さらに基板上に
絶縁層（不図示）中に外部から電気的に絶縁された浮遊
ゲート８４とメモリ素子をスイッチング制御するための
制御ゲート８５が設けられている。このメモリ素子は浮
遊ゲートが電気的に中性状態の時（以下、非書き込み状
態と称す）は、図１０の実線１０１に示すような低い制
御ゲート電圧（例えば、２Ｖ）で導通状態になるが、制
御ゲート８５とドレイン８３に高電圧（例えば１２．５
Ｖ）を印加すると、浮遊ゲート８４に電子が注入され、
制御ゲート８５から見たたメモリ素子の、しきい値電圧
は高くなり（以下、書き込み状態と称す）図１０の実線
１０２に示すように制御ゲートに高電圧（例えば７Ｖ）
印加しなければ導通状態にならない。このしきい値電圧
の変化を利用して情報を記憶する。
【０００３】図４は、このようなメモリ素子を用いた不
揮発性半導体メモリ装置のデータ読み出し回路の従来例
を示す回路図である。この不揮発性半導体メモリ装置は
複数のメモリ素子ＭＣ11〜ＭＣmnのドレインに接続され
た複数の列線Ｄ1〜Ｄnと、各列線Ｄ1〜Ｄnのメモリ素子
の共通のゲート電極として働く複数の行線ＳＸ1〜ＳＸm
とを含むメモリアレイＭＡを有し、行線ＳＸ1〜ＳＸmは
行デコーダＸＤ４からの行選択信号によりメモリ素子を
スイッチング制御する。列線はＮ型ＭＯＳＦＥＴＭＹ1
〜ＭＹnにより構成される列選択回路ＹＳ4を介してセン
ス回路ＳＡ4の入力端子ＳＩＮ4に接続されており、Ｎ型
ＭＯＳＦＥＴＭＹ1〜ＭＹnは列デコーダＹＤ4からの列
選択信号ＳＹ1〜ＳＹnによってスイッチング制御され
る。センス回路ＳＡ4は、入力端子ＳＩＮ4をＮ型ＭＯＳ
ＦＥＴＭＮ41のソースと、インバータ回路ＩＮＶ41の入
力に接続されており、インバータ回路ＩＮＶ41の出力Ｖ
Ｏ4はＮ型ＭＯＳＦＥＴＭＮ41のゲートに接続されてい
る。負荷ＭＯＳＦＥＴとして動作するＰ型ＭＯＳＦＥＴ
ＭＰ41のソースは電源ＶCに、ゲートとドレインはＮ型
ＭＯＳＦＥＴＭＮ41のドレインに接続されており、この
Ｐ型ＭＯＳＦＥＴＭＰ41のゲートとドレインとＮ型ＭＯ
ＳＦＥＴＭＮ41のドレインとの接続点Ｎ４００はセンス
回路ＳＡ4の出力Ｖsa4として機能している。
揮発性半導体メモリ装置のデータ読み出し回路の従来例
を示す回路図である。この不揮発性半導体メモリ装置は
複数のメモリ素子ＭＣ11〜ＭＣmnのドレインに接続され
た複数の列線Ｄ1〜Ｄnと、各列線Ｄ1〜Ｄnのメモリ素子
の共通のゲート電極として働く複数の行線ＳＸ1〜ＳＸm
とを含むメモリアレイＭＡを有し、行線ＳＸ1〜ＳＸmは
行デコーダＸＤ４からの行選択信号によりメモリ素子を
スイッチング制御する。列線はＮ型ＭＯＳＦＥＴＭＹ1
〜ＭＹnにより構成される列選択回路ＹＳ4を介してセン
ス回路ＳＡ4の入力端子ＳＩＮ4に接続されており、Ｎ型
ＭＯＳＦＥＴＭＹ1〜ＭＹnは列デコーダＹＤ4からの列
選択信号ＳＹ1〜ＳＹnによってスイッチング制御され
る。センス回路ＳＡ4は、入力端子ＳＩＮ4をＮ型ＭＯＳ
ＦＥＴＭＮ41のソースと、インバータ回路ＩＮＶ41の入
力に接続されており、インバータ回路ＩＮＶ41の出力Ｖ
Ｏ4はＮ型ＭＯＳＦＥＴＭＮ41のゲートに接続されてい
る。負荷ＭＯＳＦＥＴとして動作するＰ型ＭＯＳＦＥＴ
ＭＰ41のソースは電源ＶCに、ゲートとドレインはＮ型
ＭＯＳＦＥＴＭＮ41のドレインに接続されており、この
Ｐ型ＭＯＳＦＥＴＭＰ41のゲートとドレインとＮ型ＭＯ
ＳＦＥＴＭＮ41のドレインとの接続点Ｎ４００はセンス
回路ＳＡ4の出力Ｖsa4として機能している。
【０００４】リファレンス電圧発生回路ＲＡ4はＮ型Ｍ
ＯＳＦＥＴＭＮ42と、インバータ回路ＩＮＶ42とＰ型Ｍ
ＯＳＦＥＴＭＰ42とでセンス回路ＳＡ4と同様の回路構
成を有し、入力は列選択回路ＹＳ4を構成するＮ型ＭＯ
ＳＦＥＴＭＹ1〜ＭＹnと等価なＮ型ＭＯＳＦＥＴＭＹＲ
4を介し、メモリ素子ＭＣ11〜ＭＣmnと等価なリファレ
ンス用メモリ素子ＭＣＲ4に接続されている。リファレ
ンス電圧発生回路ＲＡ4はリファレンス電圧ＶRa4を発生
する。
ＯＳＦＥＴＭＮ42と、インバータ回路ＩＮＶ42とＰ型Ｍ
ＯＳＦＥＴＭＰ42とでセンス回路ＳＡ4と同様の回路構
成を有し、入力は列選択回路ＹＳ4を構成するＮ型ＭＯ
ＳＦＥＴＭＹ1〜ＭＹnと等価なＮ型ＭＯＳＦＥＴＭＹＲ
4を介し、メモリ素子ＭＣ11〜ＭＣmnと等価なリファレ
ンス用メモリ素子ＭＣＲ4に接続されている。リファレ
ンス電圧発生回路ＲＡ4はリファレンス電圧ＶRa4を発生
する。
【０００５】比較増幅器ＡＭＰ4は、センス回路ＳＡ4の
出力Ｖsa4をリファレンス電圧Ｖra4と比較し、データ出
力ＤＡＴ4を得ている。
出力Ｖsa4をリファレンス電圧Ｖra4と比較し、データ出
力ＤＡＴ4を得ている。
【０００６】次に、このデータ読み出し回路の動作を説
明する。例えばメモリ素子ＭＣ11を選択する場合には、
行デコーダＸＤ4により行線ＳＸ1が選択され、列デコー
ダＹＤ4によりＮ型ＭＯＳＦＥＴＭＹ1が選択される。列
線Ｄ1が選択され、この選択された行線ＳＸ1と列線Ｄ1
の交点に配置されているメモリ素子ＭＣ11が選択され
る。
明する。例えばメモリ素子ＭＣ11を選択する場合には、
行デコーダＸＤ4により行線ＳＸ1が選択され、列デコー
ダＹＤ4によりＮ型ＭＯＳＦＥＴＭＹ1が選択される。列
線Ｄ1が選択され、この選択された行線ＳＸ1と列線Ｄ1
の交点に配置されているメモリ素子ＭＣ11が選択され
る。
【０００７】この選択されたメモリ素子ＭＣ11が非書き
込み状態の場合は、列線Ｄ1およびセンス回路ＳＡ4の入
力ＳＩＮ4はメモリ素子ＭＣ11を介して放電される。セ
ンス回路ＳＡ4の入力ＳＩＮ4の電位が低くなるので、イ
ンバータ回路ＩＮＶ41の出力ＶＯ4は高電圧になり、Ｎ
型ＭＯＳＦＥＴＭＮ41は導通状態となる。したがって、
センス回路ＳＡ4の出力Ｖsa4の電位は低レベルになる。
込み状態の場合は、列線Ｄ1およびセンス回路ＳＡ4の入
力ＳＩＮ4はメモリ素子ＭＣ11を介して放電される。セ
ンス回路ＳＡ4の入力ＳＩＮ4の電位が低くなるので、イ
ンバータ回路ＩＮＶ41の出力ＶＯ4は高電圧になり、Ｎ
型ＭＯＳＦＥＴＭＮ41は導通状態となる。したがって、
センス回路ＳＡ4の出力Ｖsa4の電位は低レベルになる。
【０００８】一方、選択されたメモリ素子ＭＣ11が書き
込み状態の場合は、列線Ｄ1およびセンス回路ＳＡ4の入
力ＳＩＮ4はＰ型ＭＯＳＦＥＴＭＰ41とＮ型ＭＯＳＦＥ
ＴＭＮ41を介して充電され、センス回路ＳＡ4の入力Ｓ
ＩＮ4の電位が高くなると、インバータ回路ＩＮＶ4の出
力ＶＯ4は低レベルになり、Ｎ型ＭＯＳＦＥＴＭＮ41を
非導通状態にし、センス回路ＳＡ4の出力Ｖsa4はＰ型Ｍ
ＯＳＦＥＴＭＰ41により高レベルになる。
込み状態の場合は、列線Ｄ1およびセンス回路ＳＡ4の入
力ＳＩＮ4はＰ型ＭＯＳＦＥＴＭＰ41とＮ型ＭＯＳＦＥ
ＴＭＮ41を介して充電され、センス回路ＳＡ4の入力Ｓ
ＩＮ4の電位が高くなると、インバータ回路ＩＮＶ4の出
力ＶＯ4は低レベルになり、Ｎ型ＭＯＳＦＥＴＭＮ41を
非導通状態にし、センス回路ＳＡ4の出力Ｖsa4はＰ型Ｍ
ＯＳＦＥＴＭＰ41により高レベルになる。
【０００９】リファレンス電圧発生回路ＲＡ4では、入
力ＲＩＮ4に接続されているリファレンス用メモリ素子
ＭＣＲ4が非書き込み状態であり、そのゲート端子には
電源ＶCが接続され、導通状態であるので、センス回路
ＳＡ4の場合と同様にリファレンス電圧発生回路ＲＡ4の
出力Ｖra5は低レベルになる。
力ＲＩＮ4に接続されているリファレンス用メモリ素子
ＭＣＲ4が非書き込み状態であり、そのゲート端子には
電源ＶCが接続され、導通状態であるので、センス回路
ＳＡ4の場合と同様にリファレンス電圧発生回路ＲＡ4の
出力Ｖra5は低レベルになる。
【００１０】このように、選択されたメモリ素子の状態
により変化するセンス回路ＳＡ4の出力Ｖsa4と、リファ
レンス電圧発生回路ＲＡ4の出力Ｖra4の電位を比較増幅
器ＡＭＰ4で比較して、出力データＤＡＴ4を得る。
により変化するセンス回路ＳＡ4の出力Ｖsa4と、リファ
レンス電圧発生回路ＲＡ4の出力Ｖra4の電位を比較増幅
器ＡＭＰ4で比較して、出力データＤＡＴ4を得る。
【００１１】次に、この比較増幅器ＡＭＰ4について説
明する。図５は比較増幅器ＡＭＰ4の構成を示す回路図
である。この比較増幅器ＡＭＰ4はＰ型ＭＯＳＦＥＴＭ
Ｐ51とＮ型ＭＯＳＦＥＴＭＮ51を直列接続体と、Ｐ型Ｍ
ＯＳＦＥＴＭＰ52とＮ型ＭＯＳＦＥＴＭＮ52を直列接続
体とを有しており、Ｐ型ＭＯＳＦＥＴＭＰ51，ＭＰ52の
ソースは電源ＶCに接続されている。Ｎ型ＭＯＳＦＥＴ
ＭＮ51，ＭＮ52のソースは接地電位Ｖsに接続されてお
り、Ｎ型ＭＯＳソフトウェアとＭＮ51のゲートはＮ型Ｍ
ＯＳＦＥＴＭＮ52のゲートとドレインに接続されてい
る。Ｐ型ＭＯＳＦＥＴＭＰ51，ＭＰ52のゲートには、セ
ンス回路ＳＡ4およびリファレンス電圧発生回路ＲＡ4の
出力Ｖsa4，Ｖra4がそれぞれ供給されており、Ｐ型ＭＯ
ＳＦＥＴＭＰ51とＮ型ＭＯＳＦＥＴＭＮ51の接続点をデ
ータ出力ＤＡＴ4としている。
明する。図５は比較増幅器ＡＭＰ4の構成を示す回路図
である。この比較増幅器ＡＭＰ4はＰ型ＭＯＳＦＥＴＭ
Ｐ51とＮ型ＭＯＳＦＥＴＭＮ51を直列接続体と、Ｐ型Ｍ
ＯＳＦＥＴＭＰ52とＮ型ＭＯＳＦＥＴＭＮ52を直列接続
体とを有しており、Ｐ型ＭＯＳＦＥＴＭＰ51，ＭＰ52の
ソースは電源ＶCに接続されている。Ｎ型ＭＯＳＦＥＴ
ＭＮ51，ＭＮ52のソースは接地電位Ｖsに接続されてお
り、Ｎ型ＭＯＳソフトウェアとＭＮ51のゲートはＮ型Ｍ
ＯＳＦＥＴＭＮ52のゲートとドレインに接続されてい
る。Ｐ型ＭＯＳＦＥＴＭＰ51，ＭＰ52のゲートには、セ
ンス回路ＳＡ4およびリファレンス電圧発生回路ＲＡ4の
出力Ｖsa4，Ｖra4がそれぞれ供給されており、Ｐ型ＭＯ
ＳＦＥＴＭＰ51とＮ型ＭＯＳＦＥＴＭＮ51の接続点をデ
ータ出力ＤＡＴ4としている。
【００１２】次に、この回路動作を図６の特性図を用い
て説明する。選択したメモリ素子が非書き込み状態の時
のセンス回路ＳＡ4の出力Ｖsa4とリファレンス電圧Ｖra
4が等しくなるように、センス回路ＳＡ4およびリファレ
ンス電圧発生回路ＲＡ4は設計されており、比較増幅器
ＡＭＰ4のＰ型ＭＯＳＦＥＴＭＰ51とＭＰ2の特性は等し
く設計され、カレントミラーを構成するＮ型ＭＯＳＦＥ
ＴＭＮ51とＭＮ52の相互伝達コンダクタンスを任意に設
定することで所望の特性を実現している。
て説明する。選択したメモリ素子が非書き込み状態の時
のセンス回路ＳＡ4の出力Ｖsa4とリファレンス電圧Ｖra
4が等しくなるように、センス回路ＳＡ4およびリファレ
ンス電圧発生回路ＲＡ4は設計されており、比較増幅器
ＡＭＰ4のＰ型ＭＯＳＦＥＴＭＰ51とＭＰ2の特性は等し
く設計され、カレントミラーを構成するＮ型ＭＯＳＦＥ
ＴＭＮ51とＭＮ52の相互伝達コンダクタンスを任意に設
定することで所望の特性を実現している。
【００１３】例えば、Ｎ型ＭＯＳＦＥＴＭＮ51とＭＮ52
の相互伝達コンダクタンスをそれぞれｇm（ＭＮ51），
ｇm（ＭＮ52）とし、ｇm（ＭＮ52）＝１／２ｇm（ＭＮ5
1）に設定する。選択したメモリ素子が非書き込み状態
の時のＰ型ＭＯＳＦＥＴＭＰ51に流れる電流が図６中の
実線ＩＭＰ51Ａとすると、Ｎ型ＭＯＳＦＥＴＭＮ51に流
れる電流は実線ＩＭＮ51のように実線ＩＭＰ51Ａのほぼ
半分になり、データ出力ＤＡＴ4にはこのＩＭＰ51Ａと
ＩＭＮ51の交点Ｖ61の高レベルが出力される。
の相互伝達コンダクタンスをそれぞれｇm（ＭＮ51），
ｇm（ＭＮ52）とし、ｇm（ＭＮ52）＝１／２ｇm（ＭＮ5
1）に設定する。選択したメモリ素子が非書き込み状態
の時のＰ型ＭＯＳＦＥＴＭＰ51に流れる電流が図６中の
実線ＩＭＰ51Ａとすると、Ｎ型ＭＯＳＦＥＴＭＮ51に流
れる電流は実線ＩＭＮ51のように実線ＩＭＰ51Ａのほぼ
半分になり、データ出力ＤＡＴ4にはこのＩＭＰ51Ａと
ＩＭＮ51の交点Ｖ61の高レベルが出力される。
【００１４】選択したメモリ素子が書き込み状態の場合
は、Ｐ型ＭＯＳＦＥＴＭＰ51には実線ＩＭＰ51Ｂに示す
ように、ほとんど電流は流れず、データ出力ＤＡＴ4
は、このＩＭＰ51ＢとＩＭＮ51の交点である。ほぼ接地
電位Ｖsと等しい低レベルが出力される。
は、Ｐ型ＭＯＳＦＥＴＭＰ51には実線ＩＭＰ51Ｂに示す
ように、ほとんど電流は流れず、データ出力ＤＡＴ4
は、このＩＭＰ51ＢとＩＭＮ51の交点である。ほぼ接地
電位Ｖsと等しい低レベルが出力される。
【００１５】
【発明が解決しようとする課題】以上説明してきたよう
に、この従来の出た読み出し回路では、書き込み状態の
メモリ素子を選択した場合には、選択された列線及びセ
ンス回路ＳＩＮ4の電圧がＰ型ＭＯＳＦＥＴＭＰ41とＮ
型ＭＯＳＦＥＴＭＮ41を介して充電され、インバータ回
路ＩＮＶ4の出力ＶＯ4が低レベルになり、Ｎ型ＭＯＳＦ
ＥＴＭＮ41が非導通状態になり、センス回路Ｓaへ4の出
力Ｖsa4がＰ型ＭＯＳＦＥＴＭＰ41により高レベルにな
らないと、正しいデータは出力されない。
に、この従来の出た読み出し回路では、書き込み状態の
メモリ素子を選択した場合には、選択された列線及びセ
ンス回路ＳＩＮ4の電圧がＰ型ＭＯＳＦＥＴＭＰ41とＮ
型ＭＯＳＦＥＴＭＮ41を介して充電され、インバータ回
路ＩＮＶ4の出力ＶＯ4が低レベルになり、Ｎ型ＭＯＳＦ
ＥＴＭＮ41が非導通状態になり、センス回路Ｓaへ4の出
力Ｖsa4がＰ型ＭＯＳＦＥＴＭＰ41により高レベルにな
らないと、正しいデータは出力されない。
【００１６】例えば、図７に示す電圧波形図のように、
列選択信号ＳＹ1，ＳＹnが時刻Ｔ71に切り換わり、列線
Ｄ1上の非書き込み状態のメモリ素子を選択している状
態から列線Ｄn上の書き込み状態のメモリ素子を選択す
ると、新たに選択した列線Ｄnを充電している期間（時
刻Ｔ71〜Ｔ72）は、データ出力ＤＡＴ4は高レベルので
あり、列線Ｄnの充電が終了した後、データ出力ＤＡＴ4
は低レベルを出力する（時刻Ｔ72）。そのため、それぞ
れの列線に接続されるメモリ素子の数が多く、列線に寄
生する寄生容量が大きいと、列線を充電するのに長時間
が必要となり、データ読み出しスピードが遅くなるとい
った問題点があった。
列選択信号ＳＹ1，ＳＹnが時刻Ｔ71に切り換わり、列線
Ｄ1上の非書き込み状態のメモリ素子を選択している状
態から列線Ｄn上の書き込み状態のメモリ素子を選択す
ると、新たに選択した列線Ｄnを充電している期間（時
刻Ｔ71〜Ｔ72）は、データ出力ＤＡＴ4は高レベルので
あり、列線Ｄnの充電が終了した後、データ出力ＤＡＴ4
は低レベルを出力する（時刻Ｔ72）。そのため、それぞ
れの列線に接続されるメモリ素子の数が多く、列線に寄
生する寄生容量が大きいと、列線を充電するのに長時間
が必要となり、データ読み出しスピードが遅くなるとい
った問題点があった。
【００１７】
【課題を解決するための手段】本発明の要旨は指定され
た状態に応じて列線と第１固定電圧源との間にチャンネ
ルを形成可能なメモリセルと、列線を選択的にセンスア
ンプの入力ノードに接続する列選択回路と、電圧源から
電流の供給される出力ノードを選択されたメモリセルの
指定された状態に応じて入力ノードに接続または遮断す
るセンスアンプと、リファレンス用メモリセルとダミー
列選択回路との接続された入力ノードを電圧源から電流
の供給される出力ノードに接続し出力ノードに参照電圧
を発生させるリファレンス電圧発生回路と、センスアン
プの出力ノードの電圧を参照電圧と比較し選択されたメ
モリセルの指定された状態を表すデータ信号を発生する
比較増幅器とを備えた半導体メモリ装置において、上記
センスアンプの出力ノードと入力ノードとの間には入力
ノードの電圧の反転電圧でゲート制御される第１のトラ
ンジスタを接続し、上記センスアンプの入力ノードと上
記リファレンス電圧発生回路の入力ノードとの間に上記
反転電圧でゲート制御される第２のトランジスタを接続
したことである。
た状態に応じて列線と第１固定電圧源との間にチャンネ
ルを形成可能なメモリセルと、列線を選択的にセンスア
ンプの入力ノードに接続する列選択回路と、電圧源から
電流の供給される出力ノードを選択されたメモリセルの
指定された状態に応じて入力ノードに接続または遮断す
るセンスアンプと、リファレンス用メモリセルとダミー
列選択回路との接続された入力ノードを電圧源から電流
の供給される出力ノードに接続し出力ノードに参照電圧
を発生させるリファレンス電圧発生回路と、センスアン
プの出力ノードの電圧を参照電圧と比較し選択されたメ
モリセルの指定された状態を表すデータ信号を発生する
比較増幅器とを備えた半導体メモリ装置において、上記
センスアンプの出力ノードと入力ノードとの間には入力
ノードの電圧の反転電圧でゲート制御される第１のトラ
ンジスタを接続し、上記センスアンプの入力ノードと上
記リファレンス電圧発生回路の入力ノードとの間に上記
反転電圧でゲート制御される第２のトランジスタを接続
したことである。
【００１８】
【発明の作用】選択されたメモリセルが列線を低レベル
にしていた後、新たに選択されたメモリセルが列線を高
レベルに移行される場合には、センスアンプの入力ノー
ドが低レベルの間、その反転電圧は第１のトランジスタ
をオンさせて列線をチャージする。この間、反転電圧は
第２のトランジスタもオンさせ、リファレンス電圧発生
回路と第２のトランジスタを介して電圧源は列線に電流
を供給する。
にしていた後、新たに選択されたメモリセルが列線を高
レベルに移行される場合には、センスアンプの入力ノー
ドが低レベルの間、その反転電圧は第１のトランジスタ
をオンさせて列線をチャージする。この間、反転電圧は
第２のトランジスタもオンさせ、リファレンス電圧発生
回路と第２のトランジスタを介して電圧源は列線に電流
を供給する。
【００１９】
【実施例】次に本発明について図面に示された実施例を
参照して説明する。
参照して説明する。
【００２０】図１は本発明に係る半導体メモリ装置のデ
ータ読み出し回路の第一実施例を示す回路図である。本
実施例の半導体メモリ装置はメモリアレイＭＡ1と、複
数のメモリ素子ＭＣ11〜ＭＣmnのドレインが接続される
複数の列線Ｄ1〜Ｄnと、各列線のメモリ素子ＭＣ11〜Ｍ
Ｃmnの共通のゲート電極として働く複数の行線ＳＸ1〜
ＳＸmとを備えており、行線ＳＸ1〜ＳＸmは行デコーダ
ＸＤ1からの行選択信号によりメモリ素子ＭＣ11〜ＭＣm
nを選択的にスイッチング制御する。列線Ｄ1〜ＤnはＮ
型ＭＯＳＦＥＴaＹ1〜ＭＹnにより構成される列選択回
路ＹＳ1を介してセンス回路ＳＡ1の入力端子ＳＩＮ1に
接続されており、またＮ型ＭＯＳＦＥＴＭＹ1〜ＭＹnは
列デコーダＹＤ1からの列選択信号ＳＹ1〜ＳＹnによっ
て選択的にスイッチング制御される。
ータ読み出し回路の第一実施例を示す回路図である。本
実施例の半導体メモリ装置はメモリアレイＭＡ1と、複
数のメモリ素子ＭＣ11〜ＭＣmnのドレインが接続される
複数の列線Ｄ1〜Ｄnと、各列線のメモリ素子ＭＣ11〜Ｍ
Ｃmnの共通のゲート電極として働く複数の行線ＳＸ1〜
ＳＸmとを備えており、行線ＳＸ1〜ＳＸmは行デコーダ
ＸＤ1からの行選択信号によりメモリ素子ＭＣ11〜ＭＣm
nを選択的にスイッチング制御する。列線Ｄ1〜ＤnはＮ
型ＭＯＳＦＥＴaＹ1〜ＭＹnにより構成される列選択回
路ＹＳ1を介してセンス回路ＳＡ1の入力端子ＳＩＮ1に
接続されており、またＮ型ＭＯＳＦＥＴＭＹ1〜ＭＹnは
列デコーダＹＤ1からの列選択信号ＳＹ1〜ＳＹnによっ
て選択的にスイッチング制御される。
【００２１】センス回路ＳＡ1の入力端子ＳＩＮ1はＮ型
ＭＯＳＦＥＴＭＮ11のソースと、インバータ回路ＩＮＶ
11の入力に接続されており、インバータ回路ＩＮＶ11の
出力ＶＯ1はＮ型ＭＯＳＦＥＴＭＮ11のゲートに接続さ
れている。負荷ＭＯＳＦＥＴとして動作するＰ型ＭＯＳ
ＦＥＴＭＰ11のソースは電源ＶCにゲートとドレインは
Ｎ型ＭＯＳＦＥＴＭＮ11のドレインにそれぞれ接続さ
れ、このＰ型ＭＯＳＦＥＴＭＰ11のゲートとドレインと
Ｎ型ＭＯＳＦＥＴＭＮ11のドレインとの接続点Ｎ１００
がセンス回路ＳＡ1の出力Ｖsa1となっている。
ＭＯＳＦＥＴＭＮ11のソースと、インバータ回路ＩＮＶ
11の入力に接続されており、インバータ回路ＩＮＶ11の
出力ＶＯ1はＮ型ＭＯＳＦＥＴＭＮ11のゲートに接続さ
れている。負荷ＭＯＳＦＥＴとして動作するＰ型ＭＯＳ
ＦＥＴＭＰ11のソースは電源ＶCにゲートとドレインは
Ｎ型ＭＯＳＦＥＴＭＮ11のドレインにそれぞれ接続さ
れ、このＰ型ＭＯＳＦＥＴＭＰ11のゲートとドレインと
Ｎ型ＭＯＳＦＥＴＭＮ11のドレインとの接続点Ｎ１００
がセンス回路ＳＡ1の出力Ｖsa1となっている。
【００２２】リファレンス電圧発生回路ＲＡ1はＮ型Ｍ
ＯＳＦＥＴＭＮ12とインバータ回路ＩＮＶ12Ｐ型ＭＯＳ
ＦＥＴＭＰ12とを備え、センス回路ＳＡ1と同一の回路
構成を有している。入力ＲＩＮ1は列選択回路ＹＳ1を構
成するＮ型ＭＯＳＦＥＴＭＹ1〜ＭＹnと等価なＮ型ＭＯ
ＳＦＥＴＭＹＲ1を介してメモリ素子ＭＣ11〜ＭＣmnと
等価なリファレンス用メモリ素子ＭＣＲ1に接続されて
おり、リファレンス゛てんあつＶra1を比較増幅器ＡＭ
Ｐ1に出力する。
ＯＳＦＥＴＭＮ12とインバータ回路ＩＮＶ12Ｐ型ＭＯＳ
ＦＥＴＭＰ12とを備え、センス回路ＳＡ1と同一の回路
構成を有している。入力ＲＩＮ1は列選択回路ＹＳ1を構
成するＮ型ＭＯＳＦＥＴＭＹ1〜ＭＹnと等価なＮ型ＭＯ
ＳＦＥＴＭＹＲ1を介してメモリ素子ＭＣ11〜ＭＣmnと
等価なリファレンス用メモリ素子ＭＣＲ1に接続されて
おり、リファレンス゛てんあつＶra1を比較増幅器ＡＭ
Ｐ1に出力する。
【００２３】比較増幅器ＡＭＰ1は、センス回路ＳＡ1の
出力Ｖsa1とリファレンス電圧Ｖra1を比較し、データ出
力ＤＡＴ1を発生する。
出力Ｖsa1とリファレンス電圧Ｖra1を比較し、データ出
力ＤＡＴ1を発生する。
【００２４】さらに、センス回路ＳＡ1の入力ＳＩＮ1と
リファレンス電圧発声回路ＲＡ1の入力ＲＩＮ1の間に、
Ｎ型ＭＯＳＦＥＴＭＮ13を設け、そのゲートはインバー
タ回路ＩＮＶ11の出力ＶＯ1に接続されている。
リファレンス電圧発声回路ＲＡ1の入力ＲＩＮ1の間に、
Ｎ型ＭＯＳＦＥＴＭＮ13を設け、そのゲートはインバー
タ回路ＩＮＶ11の出力ＶＯ1に接続されている。
【００２５】次に本実施例の動作を説明する。まず、リ
ファレンス電圧発生回路ＲＡ1は、図４に示した従来例
と同様に、入力端子ＲＩＮ1に接続されたリファレンス
用メモリ素子が導通状態であるので、リファレンス電圧
Ｖra1は低レベルである。
ファレンス電圧発生回路ＲＡ1は、図４に示した従来例
と同様に、入力端子ＲＩＮ1に接続されたリファレンス
用メモリ素子が導通状態であるので、リファレンス電圧
Ｖra1は低レベルである。
【００２６】選択されたメモリ素子が非書き込み状態の
時は、センス回路ＳＡ1の入力ＳＩＮ1は、選択されたメ
モリ素子により放電され、低レベルになる。したがっ
て、インバータ回路ＩＮＶ11の出力ＶＯ4は高レベルに
なり、Ｎ型ＭＯＳＦＥＴＭＮ11は導通状態となり、セン
ス回路ＳＡ1の出力Ｖsa1は低レベルになる。
時は、センス回路ＳＡ1の入力ＳＩＮ1は、選択されたメ
モリ素子により放電され、低レベルになる。したがっ
て、インバータ回路ＩＮＶ11の出力ＶＯ4は高レベルに
なり、Ｎ型ＭＯＳＦＥＴＭＮ11は導通状態となり、セン
ス回路ＳＡ1の出力Ｖsa1は低レベルになる。
【００２７】このとき、Ｎ型ＭＯＳＦＥＴＭＮ13のゲー
トも高電圧になるが、選択されたメモリ素子とリファレ
ンス用メモリ素子が同一の特性のため、センス回路ＳＡ
1の入力ＳＩＮ1とリファレンス電圧発生回路ＲＡ1の入
力ＲＩＮ1は同じ電圧レベルであり、Ｎ型ＭＯＳＦＥＴ
ＭＮ13を介して電流は流れず、センス回路ＳＡ1および
リファレンス電圧発生回路ＲＡ1は図４に示した従来例
と同様の動作を示す。
トも高電圧になるが、選択されたメモリ素子とリファレ
ンス用メモリ素子が同一の特性のため、センス回路ＳＡ
1の入力ＳＩＮ1とリファレンス電圧発生回路ＲＡ1の入
力ＲＩＮ1は同じ電圧レベルであり、Ｎ型ＭＯＳＦＥＴ
ＭＮ13を介して電流は流れず、センス回路ＳＡ1および
リファレンス電圧発生回路ＲＡ1は図４に示した従来例
と同様の動作を示す。
【００２８】一方、選択したメモリ素子が書き込み状態
の時は、センス回路ＳＡ1の入力ＳＩＮ1はＰ型ＭＯＳＦ
ＥＴＭＰ11とＮ型ＭＯＳＦＥＴＭＮ11を介して充電さ
れ、センス回路ＳＡ1の入力ＳＩＮ1の電位が高くなる
と、インバータ回路ＩＮＶ1の出力ＶＯ1は低レベルにな
り、Ｎ型ＭＯＳＦＥＴＭＮ11を非導通状態にし、センス
回路ＳＡ1の出力Ｖsa1はＰ型ＭＯＳＦＥＴＭＰ11により
高レベルになる。
の時は、センス回路ＳＡ1の入力ＳＩＮ1はＰ型ＭＯＳＦ
ＥＴＭＰ11とＮ型ＭＯＳＦＥＴＭＮ11を介して充電さ
れ、センス回路ＳＡ1の入力ＳＩＮ1の電位が高くなる
と、インバータ回路ＩＮＶ1の出力ＶＯ1は低レベルにな
り、Ｎ型ＭＯＳＦＥＴＭＮ11を非導通状態にし、センス
回路ＳＡ1の出力Ｖsa1はＰ型ＭＯＳＦＥＴＭＰ11により
高レベルになる。
【００２９】このとき、センス回路ＳＡ1の入力ＳＩＮ1
は、リファレンス電圧発生回路ＲＡ1の入力ＲＩＮ1より
も高電圧になるが、Ｎ型ＭＯＳＦＥＴＭＮ１3のゲート
電圧は低レベルであり、またソースとドレイン間の電位
差も少ないので、電流はほとんど流れず、センス回路Ｓ
Ａ1及びリファレンス電圧発生回路ＲＡ1は図４に示した
従来例と同様の動作を示す。
は、リファレンス電圧発生回路ＲＡ1の入力ＲＩＮ1より
も高電圧になるが、Ｎ型ＭＯＳＦＥＴＭＮ１3のゲート
電圧は低レベルであり、またソースとドレイン間の電位
差も少ないので、電流はほとんど流れず、センス回路Ｓ
Ａ1及びリファレンス電圧発生回路ＲＡ1は図４に示した
従来例と同様の動作を示す。
【００３０】比較増幅器ＡＭＰ1は図５に示された回路
構成と同一なので、従来例と同様に選択したメモリ素子
が非書き込み状態の時は、データ出力ＤＡＴ1には高レ
ベルが、書き込み状態の時は低レベルが出力される。
構成と同一なので、従来例と同様に選択したメモリ素子
が非書き込み状態の時は、データ出力ＤＡＴ1には高レ
ベルが、書き込み状態の時は低レベルが出力される。
【００３１】次に、列線Ｄ1上の非書き込み状態のメモ
リ素子を選択している状態から列線Ｄn上の書き込み状
態のメモリ素子を選択する場合について図２の電圧波形
図を参照して説明する。時刻Ｔ21に列選択信号ＳＹ1，
ＳＹnが切り換わり、列線Ｄnが選択されると、センス回
路ＳＡ1の入力ＳＩＮ1は低レベルになるので、インバー
タ回路ＩＮＶ11の出力ＶＯ1はハイレベルになり、Ｎ型
ＭＯＳＦＥＴＭＮ11は導通状態である。その結果、Ｐ型
ＭＯＳＦＥＴＭＰ11とＮ型ＭＯＳＦＥＴＭＮ11を介し
て、列線Ｄnは充電される。同時にＮ型ＭＯＳＦＥＴＭ
Ｎ13も、ゲートが高レベルになることで、導通状態とな
り列線Ｄnはリファレンス電圧発生回路ＲＡ1のＰ型ＭＯ
ＳＦＥＴＭＰ12とＮ型ＭＯＳＦＥＴＭＮ12とＮ型ＭＯＳ
ＦＥＴＭＮ13を介しても充電されることになる。このよ
うに、列線ＤnはＰ型ＭＯＳＦＥＴＭＰ11，ＭＰ12から
充電されるので、従来例に比べると高速で列線Ｄnを充
電できる。
リ素子を選択している状態から列線Ｄn上の書き込み状
態のメモリ素子を選択する場合について図２の電圧波形
図を参照して説明する。時刻Ｔ21に列選択信号ＳＹ1，
ＳＹnが切り換わり、列線Ｄnが選択されると、センス回
路ＳＡ1の入力ＳＩＮ1は低レベルになるので、インバー
タ回路ＩＮＶ11の出力ＶＯ1はハイレベルになり、Ｎ型
ＭＯＳＦＥＴＭＮ11は導通状態である。その結果、Ｐ型
ＭＯＳＦＥＴＭＰ11とＮ型ＭＯＳＦＥＴＭＮ11を介し
て、列線Ｄnは充電される。同時にＮ型ＭＯＳＦＥＴＭ
Ｎ13も、ゲートが高レベルになることで、導通状態とな
り列線Ｄnはリファレンス電圧発生回路ＲＡ1のＰ型ＭＯ
ＳＦＥＴＭＰ12とＮ型ＭＯＳＦＥＴＭＮ12とＮ型ＭＯＳ
ＦＥＴＭＮ13を介しても充電されることになる。このよ
うに、列線ＤnはＰ型ＭＯＳＦＥＴＭＰ11，ＭＰ12から
充電されるので、従来例に比べると高速で列線Ｄnを充
電できる。
【００３２】この列線Ｄnを充電するのに必要な時間
は、例えば列線の寄生容量を１０ｐＦ、充電前後の列線
Ｄnの電位差を２Ｖ、センス回路ＳＡ1が充電時に供給す
る平均電流を１ｍＡ、リファレンス電圧発生回路ＲＡ1
側から供給される平均電流は、Ｎ型ＭＯＳＦＥＴＭＮ13
を介するため、センス回路よりも少なく０．８ｍＡとす
ると、従来例ではセンス回路ＳＡ4のみが列線Ｄnを充電
するため、充電に必要な時間ｔ4は、ｔ4＝１０×１０
-12Ｆ×２Ｖ／１×１０-3Ａ＝２０ＮＳとなり、２０Ｎ
Ｓが必要であるが、本実施例ではセンス回路ＳＡ1及び
リファレンス電圧発生回路ＲＡ1により列線ＤNが充電さ
れるので、充電に必要な時間ｔ1（時刻Ｔ21〜Ｔ22）
は、ｔ1＝１０×１０-12Ｆ×２Ｖ／（１×１０-3Ａ＋
０．８×１０-3Ａ）は約１１ＮＳとなり、１１ＮＳで充
電が完了する。したがって、従来例と比較して列線ＤN
の充電に必要な時間は９ＮＳ短縮され、高速化が可能と
なり、データ読み出しスピードの高速化が達成できる。
は、例えば列線の寄生容量を１０ｐＦ、充電前後の列線
Ｄnの電位差を２Ｖ、センス回路ＳＡ1が充電時に供給す
る平均電流を１ｍＡ、リファレンス電圧発生回路ＲＡ1
側から供給される平均電流は、Ｎ型ＭＯＳＦＥＴＭＮ13
を介するため、センス回路よりも少なく０．８ｍＡとす
ると、従来例ではセンス回路ＳＡ4のみが列線Ｄnを充電
するため、充電に必要な時間ｔ4は、ｔ4＝１０×１０
-12Ｆ×２Ｖ／１×１０-3Ａ＝２０ＮＳとなり、２０Ｎ
Ｓが必要であるが、本実施例ではセンス回路ＳＡ1及び
リファレンス電圧発生回路ＲＡ1により列線ＤNが充電さ
れるので、充電に必要な時間ｔ1（時刻Ｔ21〜Ｔ22）
は、ｔ1＝１０×１０-12Ｆ×２Ｖ／（１×１０-3Ａ＋
０．８×１０-3Ａ）は約１１ＮＳとなり、１１ＮＳで充
電が完了する。したがって、従来例と比較して列線ＤN
の充電に必要な時間は９ＮＳ短縮され、高速化が可能と
なり、データ読み出しスピードの高速化が達成できる。
【００３３】図３は本発明の第２実施例を示す回路図で
ある。本実施例のセンス回路ＳＡ3及びリファレンス電
圧発生回路ＲＡ3は、回路構成において、図１に示した
第一実施例と同様であるが、センス回路ＳＡ3のＮ型Ｍ
ＯＳＦＥＴＭＮ31とリファレンス電圧発生回路ＲＡ3の
Ｎ型ＭＯＳＦＥＴＭＮ32を、しきい値電圧がほぼ０Ｖの
イントリンシックトランジスタにより構成し、センス回
路ＳＡ3の入力とリファレンス電圧発生回路ＲＡ3の入力
ＲＩＮ3の間に設けたＮ型ＭＯＳＦＥＴＭＮ33は、エン
ハンスメントトランジスタ（通常はしきい値電圧０．４
Ｖ〜１．０Ｖ程度）によって構成されている。
ある。本実施例のセンス回路ＳＡ3及びリファレンス電
圧発生回路ＲＡ3は、回路構成において、図１に示した
第一実施例と同様であるが、センス回路ＳＡ3のＮ型Ｍ
ＯＳＦＥＴＭＮ31とリファレンス電圧発生回路ＲＡ3の
Ｎ型ＭＯＳＦＥＴＭＮ32を、しきい値電圧がほぼ０Ｖの
イントリンシックトランジスタにより構成し、センス回
路ＳＡ3の入力とリファレンス電圧発生回路ＲＡ3の入力
ＲＩＮ3の間に設けたＮ型ＭＯＳＦＥＴＭＮ33は、エン
ハンスメントトランジスタ（通常はしきい値電圧０．４
Ｖ〜１．０Ｖ程度）によって構成されている。
【００３４】図３は省略してあるが、センス回路ＳＡ3
の入力ＳＩＮ3は第１実施例と同様に列選択回路ＹＳ1を
介して列線Ｄ1〜ＤNに接続されている。
の入力ＳＩＮ3は第１実施例と同様に列選択回路ＹＳ1を
介して列線Ｄ1〜ＤNに接続されている。
【００３５】本実施例の回路動作は第１実施例と同様で
あり、また選択された列線の充電も高速化が図れる。さ
らに、本実施例では、書き込み状態のメモリ素子を選択
した場合、センス回路ＳＡ3の入力ＳＩＮ3と、リファレ
ンス電圧発生回路ＲＡ3の入力ＲＩＮ3の電位差が大きい
場合でも、Ｎ型ＭＯＳＦＥＴＭＮ33を介してセンス回路
ＳＡ3の入力ＳＩＮ3からリファレンス電圧発生回路ＲＡ
3の入力ＲＩＮ3に電流は流れず、安定した動作を実現で
きる利点がある。
あり、また選択された列線の充電も高速化が図れる。さ
らに、本実施例では、書き込み状態のメモリ素子を選択
した場合、センス回路ＳＡ3の入力ＳＩＮ3と、リファレ
ンス電圧発生回路ＲＡ3の入力ＲＩＮ3の電位差が大きい
場合でも、Ｎ型ＭＯＳＦＥＴＭＮ33を介してセンス回路
ＳＡ3の入力ＳＩＮ3からリファレンス電圧発生回路ＲＡ
3の入力ＲＩＮ3に電流は流れず、安定した動作を実現で
きる利点がある。
【００３６】すなわち、書き込み状態のメモリ素子を選
択したときのセンス回路ＳＡ3の入力ＳIN3の電圧をＶＳ
IN3、リファレンス電圧発生回路ＲＡ3の入力ＲIN3の電
圧をＶ RIN3、Ｎ型ＭＯＳＦＥＴＭＮ31のしきい値電圧
をＶTMN31，Ｎ型ＭＯＳＦＥＴＭＮ33のしきい値電圧を
ＶTMN33とすると、Ｎ型ＭＯＳＦＥＴＮN31が非導通状態
となるときのゲート電圧Ｖ時（ＭＮ31）は、Ｖ時（ＭＮ
31）＝ＶSIN3＋ＶTMN31となる。また、ＶSIN3＞ＶRIN3
の状態でＮ型ＭＯＳＦＥＴＭＮ33が導通状態となるとき
のＮ型ＭＯＳＦＥＴＭＮ33のゲート電圧ＶG（ＭＮ33）
は、ＶG（ＭＮn33）＝ＶRIN3＋ＶTMN33となる。ここか
らＮ形ＭＯＳＦＥＴＮ３１が非導通状態で、かつＮ型Ｍ
ＯＳソフトウェアとＭＮ３３が導通状態となるには、上
記２つの式の右項が等しくなる場合であり、ＶSIN3＋Ｖ
TMN31＝ＶRIN3＋ＶTMN33である。ここでＶTMN31＝０．
１Ｖ、ＶTMN33＝０．８Ｖを代入し、式を変形すると、
ＶSIN3−ＶRIN3＝０．８Ｖ−０．１Ｖ＝０．７Ｖとな
る。
択したときのセンス回路ＳＡ3の入力ＳIN3の電圧をＶＳ
IN3、リファレンス電圧発生回路ＲＡ3の入力ＲIN3の電
圧をＶ RIN3、Ｎ型ＭＯＳＦＥＴＭＮ31のしきい値電圧
をＶTMN31，Ｎ型ＭＯＳＦＥＴＭＮ33のしきい値電圧を
ＶTMN33とすると、Ｎ型ＭＯＳＦＥＴＮN31が非導通状態
となるときのゲート電圧Ｖ時（ＭＮ31）は、Ｖ時（ＭＮ
31）＝ＶSIN3＋ＶTMN31となる。また、ＶSIN3＞ＶRIN3
の状態でＮ型ＭＯＳＦＥＴＭＮ33が導通状態となるとき
のＮ型ＭＯＳＦＥＴＭＮ33のゲート電圧ＶG（ＭＮ33）
は、ＶG（ＭＮn33）＝ＶRIN3＋ＶTMN33となる。ここか
らＮ形ＭＯＳＦＥＴＮ３１が非導通状態で、かつＮ型Ｍ
ＯＳソフトウェアとＭＮ３３が導通状態となるには、上
記２つの式の右項が等しくなる場合であり、ＶSIN3＋Ｖ
TMN31＝ＶRIN3＋ＶTMN33である。ここでＶTMN31＝０．
１Ｖ、ＶTMN33＝０．８Ｖを代入し、式を変形すると、
ＶSIN3−ＶRIN3＝０．８Ｖ−０．１Ｖ＝０．７Ｖとな
る。
【００３７】以上説明したように、第２実施例ではセン
ス回路ＳＡ3の入力ＳＩＮ3とリファレンス電圧発生回路
ＲＡ3の入力ＲＩＮ3の電位差が０．７Ｖ以上ないと、Ｎ
型ＭＯＳＦＥＴＭＮ33は導通状態にならず、上述のよう
に安定した動作を実現できる。
ス回路ＳＡ3の入力ＳＩＮ3とリファレンス電圧発生回路
ＲＡ3の入力ＲＩＮ3の電位差が０．７Ｖ以上ないと、Ｎ
型ＭＯＳＦＥＴＭＮ33は導通状態にならず、上述のよう
に安定した動作を実現できる。
【００３８】
【発明の効果】以上説明したように本発明は、選択され
た列線には、センスアンプの電圧源だけでなく、リファ
レンス電圧発生回路の電圧源からも電流が供給されるの
で、列線のチャージ期間を短縮でき、高速で読み出しを
実行できるという効果を有する。
た列線には、センスアンプの電圧源だけでなく、リファ
レンス電圧発生回路の電圧源からも電流が供給されるの
で、列線のチャージ期間を短縮でき、高速で読み出しを
実行できるという効果を有する。
【図１】本発明の第１実施例を示す回路図である。
【図２】第１実施例のデータ読み出し回路の動作を示す
電圧波形ずである。
電圧波形ずである。
【図３】本発明の第２実施例を示す回路図である。
【図４】従来例を示す回路図である。
【図５】比較増幅器を示す回路図である。
【図６】比較増幅器の特性図である。
【図７】従来例の動作を示す電圧波形図である。
【図８】２層ゲート構造を有するメモリ素子の断面図で
ある。
ある。
【図９】図８に示したメモリ素子のシンボル図である。
【図１０】図８に示したメモリ素子の特性図である。
ＳＡ1，ＳＡ3，ＳＡ4 センス回路 ＲＡ1，ＲＡ3，ＲＡ4 リファレンス電圧発生回路 ＹＳ1，ＹＳ4 列選択回路 ＡＭＰ1，ＡＭＰ3，ＡＭＰ4 比較増幅器 ＭＣ11〜ＭＣMN メモリ素子 ＭＡ1，ＭＡ4 メモリアレイ ＹＤ1，ＹＤ4 列デコーダ ＸＤ1，ＸＤ4 行デコーダ ＶC 電源 ＶS 接地電位 ＭＰ11〜ＭＰ52 Ｐ型ＭＯＳＦＥＴ ＭＮ11〜ＭＮ52 Ｎ型ＭＯＳＦＥＴ ＭＣＲ1，ＭＣＲ3，ＭＣＲ4 リファレンス用メモリ素
子
子
Claims (3)
- 【請求項１】 指定された状態に応じて列線と第１固定
電圧源との間にチャンネルを形成可能なメモリセルと、
列線を選択的にセンスアンプの入力ノードに接続する列
選択回路と、電圧源から電流の供給される出力ノードを
選択されたメモリセルの指定された状態に応じて入力ノ
ードに接続または遮断するセンスアンプと、リファレン
ス用メモリセルとダミー列選択回路との接続された入力
ノードを電圧源から電流の供給される出力ノードに接続
し出力ノードに参照電圧を発生させるリファレンス電圧
発生回路と、センスアンプの出力ノードの電圧を参照電
圧と比較し選択されたメモリセルの指定された状態を表
すデータ信号を発生する比較増幅器とを備えた半導体メ
モリ装置において、上記センスアンプの出力ノードと入
力ノードとの間には入力ノードの電圧の反転電圧でゲー
ト制御される第１のトランジスタを接続し、上記センス
アンプの入力ノードと上記リファレンス電圧発生回路の
入力ノードとの間に上記反転電圧でゲート制御される第
２のトランジスタを接続したことを特徴とする半導体メ
モリ装置。 - 【請求項２】 上記リファレンス電圧発生回路の出力ノ
ードと入力ノードとの間には該入力ノードの反転電圧で
ゲート制御される第３のトランジスタが接続されてお
り、上記第２のトランジスタのしきい値は上記第１，第
３のトランジスタのしきい値より小さい請求項１記載の
半導体メモリ装置。 - 【請求項３】 上記第１〜第３のトランジスタはＮチャ
ンネル型電流効果トランジスタであり、上記メモリセル
は電気的に書き込み可能な読み出し専用メモリである請
求項２記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25841091A JPH0574181A (ja) | 1991-09-10 | 1991-09-10 | 半導体メモリ装置のデータ読み出し回路 |
| US07/942,606 US5305273A (en) | 1991-09-10 | 1992-09-10 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25841091A JPH0574181A (ja) | 1991-09-10 | 1991-09-10 | 半導体メモリ装置のデータ読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574181A true JPH0574181A (ja) | 1993-03-26 |
Family
ID=17319843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25841091A Pending JPH0574181A (ja) | 1991-09-10 | 1991-09-10 | 半導体メモリ装置のデータ読み出し回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5305273A (ja) |
| JP (1) | JPH0574181A (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904645B2 (ja) * | 1992-05-28 | 1999-06-14 | 株式会社東芝 | 不揮発性半導体メモリ |
| KR940017214A (ko) * | 1992-12-24 | 1994-07-26 | 가나이 쓰토무 | 기준전압 발생회로 |
| US5424975A (en) * | 1993-12-30 | 1995-06-13 | Micron Technology, Inc. | Reference circuit for a non-volatile ferroelectric memory |
| US5440505A (en) * | 1994-01-21 | 1995-08-08 | Intel Corporation | Method and circuitry for storing discrete amounts of charge in a single memory element |
| US5396467A (en) * | 1994-03-30 | 1995-03-07 | United Microelectronics Corp. | Sense amplifier |
| US5539690A (en) * | 1994-06-02 | 1996-07-23 | Intel Corporation | Write verify schemes for flash memory with multilevel cells |
| DE69521705D1 (de) * | 1994-06-02 | 2001-08-16 | Intel Corp | Abtastverfahren für einen flash-speicher mit mehrstufigen zellen |
| US5497354A (en) | 1994-06-02 | 1996-03-05 | Intel Corporation | Bit map addressing schemes for flash memory |
| US5528543A (en) * | 1994-09-16 | 1996-06-18 | Texas Instruments Incorporated | Sense amplifier circuitry |
| US5493533A (en) * | 1994-09-28 | 1996-02-20 | Atmel Corporation | Dual differential trans-impedance sense amplifier and method |
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