JPH0573347A - エミユレーシヨン装置 - Google Patents
エミユレーシヨン装置Info
- Publication number
- JPH0573347A JPH0573347A JP3231656A JP23165691A JPH0573347A JP H0573347 A JPH0573347 A JP H0573347A JP 3231656 A JP3231656 A JP 3231656A JP 23165691 A JP23165691 A JP 23165691A JP H0573347 A JPH0573347 A JP H0573347A
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- JP
- Japan
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- under test
- processor under
- emulation
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- Test And Diagnosis Of Digital Computers (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
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Abstract
(57)【要約】
【目的】 エミュレーション装置に係り、特にリアルタ
イムでエミュレーションを行うインサーキットエミュレ
ータに関し、より短時間で試験が行え、不良解析の効率
の高いエミュレーション装置を提供する。 【構成】 被試験プロセッサ（３）のエミュレーション
を行うエミュレーション装置（１）において、前記被試
験プロセッサ（３）についての予期される命令実行結果
に対応するリファレンスデータをあらかじめ記憶し、前
記被試験プロセッサの命令実行サイクルに同期した外部
からのクロック信号に基づいて前記リファレンスデータ
を順次出力する記憶手段（２、５）と、前記被試験プロ
セッサ（３）の実行結果と、前記出力されたリファレン
スデータとを比較し比較結果信号を出力する比較手段
（７）と、前記比較結果信号に基づいて、エミュレーシ
ョンの中断、続行を行う制御手段（４）と、を備える。
イムでエミュレーションを行うインサーキットエミュレ
ータに関し、より短時間で試験が行え、不良解析の効率
の高いエミュレーション装置を提供する。 【構成】 被試験プロセッサ（３）のエミュレーション
を行うエミュレーション装置（１）において、前記被試
験プロセッサ（３）についての予期される命令実行結果
に対応するリファレンスデータをあらかじめ記憶し、前
記被試験プロセッサの命令実行サイクルに同期した外部
からのクロック信号に基づいて前記リファレンスデータ
を順次出力する記憶手段（２、５）と、前記被試験プロ
セッサ（３）の実行結果と、前記出力されたリファレン
スデータとを比較し比較結果信号を出力する比較手段
（７）と、前記比較結果信号に基づいて、エミュレーシ
ョンの中断、続行を行う制御手段（４）と、を備える。
Description
【０００１】
【産業上の利用分野】本発明は、エミュレーション装置
に係り、特にリアルタイムでエミュレーションを行うイ
ンサーキットエミュレータに関する。
に係り、特にリアルタイムでエミュレーションを行うイ
ンサーキットエミュレータに関する。
【０００２】マイクロプロセッサ応用装置の開発段階に
おいては、マイクロプロセッサ応用装置が異常動作をし
た場合、インサーキットエミュレータに提供されている
命令実行制御（ブレーク）や実行結果を記録する（リア
ルタイムトレース）等のエミュレーション機能を用いて
リアルタイムに解析する必要がある。
おいては、マイクロプロセッサ応用装置が異常動作をし
た場合、インサーキットエミュレータに提供されている
命令実行制御（ブレーク）や実行結果を記録する（リア
ルタイムトレース）等のエミュレーション機能を用いて
リアルタイムに解析する必要がある。
【０００３】近年のマイクロプロセッサの高速化に伴
い、より短時間で試験および解折を行うことができるイ
ンサーキットエミュレータが要望されている。
い、より短時間で試験および解折を行うことができるイ
ンサーキットエミュレータが要望されている。
【０００４】
【従来の技術】従来、インサーキットエミュレータで被
試験プロセッサのブレークまたはリアルタイムトレース
の制御のトリガ条件としては、マイクロプロセッサの、
リード／ライト（Read/Write）制御信号等の各種制御信
号の状態、データの内容、命令実行アドレスなどの異常
状態を想定して設定する方法が一般的であった。
試験プロセッサのブレークまたはリアルタイムトレース
の制御のトリガ条件としては、マイクロプロセッサの、
リード／ライト（Read/Write）制御信号等の各種制御信
号の状態、データの内容、命令実行アドレスなどの異常
状態を想定して設定する方法が一般的であった。
【０００５】また、リアルタイムトレースデータの解析
は、トレースメモリに格納されたリアルタイムトレース
データとあらかじめ用意したリファレンスメモリに格納
しておいたリファレンスデータとをトレース終了後にソ
フトウェアで比較することにより行っていた。
は、トレースメモリに格納されたリアルタイムトレース
データとあらかじめ用意したリファレンスメモリに格納
しておいたリファレンスデータとをトレース終了後にソ
フトウェアで比較することにより行っていた。
【０００６】
【発明が解決しようとする課題】したがって、異常状態
を想定することが、困難な場合にトリガ条件を設定する
ことができなかったため、トレース実行後に格納された
リアルタイムトレースデータを解折して異常箇所を判定
し再設定等を行わなければならないという不具合があっ
た。
を想定することが、困難な場合にトリガ条件を設定する
ことができなかったため、トレース実行後に格納された
リアルタイムトレースデータを解折して異常箇所を判定
し再設定等を行わなければならないという不具合があっ
た。
【０００７】また、トレースデータの解析においては、
トレース容量が大きい場合などにはメモリおよびトレー
スデータ解析に用いるサーチ用のハードウェア等の回路
量が増大するとともに、トレース終了後にソフトウェア
で比較するのでリアルタイムに解析が行えないという問
題点があった。
トレース容量が大きい場合などにはメモリおよびトレー
スデータ解析に用いるサーチ用のハードウェア等の回路
量が増大するとともに、トレース終了後にソフトウェア
で比較するのでリアルタイムに解析が行えないという問
題点があった。
【０００８】そこで、本発明の目的は、より短時間で試
験が行え、不良解析の効率の高いエミュレーション装置
を提供することにある。
験が行え、不良解析の効率の高いエミュレーション装置
を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、被試験プロセッサ（３）のエミュレーシ
ョンを行うエミュレーション装置（１）において、前記
被試験プロセッサ（３）についての予期される正常命令
実行結果に対応するリファレンスデータをあらかじめ記
憶し、前記被試験プロセッサの命令実行サイクルに同期
した外部からのクロック信号に基づいて前記リファレン
スデータを順次出力する記憶手段（２、５）と、前記被
試験プロセッサ（３）の実行結果と、前記出力されたリ
ファレンスデータとを比較し比較結果信号を出力する比
較手段（７）と、前記比較結果信号に基づいて、エミュ
レーションの中断、続行を行う制御手段（４）と、を備
えて構成する。
め、本発明は、被試験プロセッサ（３）のエミュレーシ
ョンを行うエミュレーション装置（１）において、前記
被試験プロセッサ（３）についての予期される正常命令
実行結果に対応するリファレンスデータをあらかじめ記
憶し、前記被試験プロセッサの命令実行サイクルに同期
した外部からのクロック信号に基づいて前記リファレン
スデータを順次出力する記憶手段（２、５）と、前記被
試験プロセッサ（３）の実行結果と、前記出力されたリ
ファレンスデータとを比較し比較結果信号を出力する比
較手段（７）と、前記比較結果信号に基づいて、エミュ
レーションの中断、続行を行う制御手段（４）と、を備
えて構成する。
【００１０】
【作用】本発明によれば、記憶手段（２、５）は、前記
被試験プロセッサ（３）の命令実行サイクルに同期した
外部からのクロック信号に基づいて、記憶しているリフ
ァレンスデータを順次比較手段（７）に出力する。比較
手段（７）は、前記被試験プロセッサ（３）の実行結果
と、前記出力されたリファレンスデータとを比較し、比
較結果信号を制御手段（４）に出力する。制御手段
（４）は、前記比較結果信号に基づいて、エミュレーシ
ョンの中断、続行を行う。
被試験プロセッサ（３）の命令実行サイクルに同期した
外部からのクロック信号に基づいて、記憶しているリフ
ァレンスデータを順次比較手段（７）に出力する。比較
手段（７）は、前記被試験プロセッサ（３）の実行結果
と、前記出力されたリファレンスデータとを比較し、比
較結果信号を制御手段（４）に出力する。制御手段
（４）は、前記比較結果信号に基づいて、エミュレーシ
ョンの中断、続行を行う。
【００１１】したがって、容易に異常状態を把握するこ
とができ、被試験プロセッサの実行結果に基づいて、リ
アルタイムにエミュレーションを行うことができ、エミ
ュレーションの効率化が図れる。
とができ、被試験プロセッサの実行結果に基づいて、リ
アルタイムにエミュレーションを行うことができ、エミ
ュレーションの効率化が図れる。
【００１２】
【実施例】次に、図１を参照して本発明の実施例を説明
する。まず、概要動作について説明する。
する。まず、概要動作について説明する。
【００１３】エミュレーション装置１は、アドレスカウ
ンタ２を有しており、このアドレスカウンタ２は被試験
プロセッサ３の実行サイクルに同期するクロック信号が
コントローラ４からクロック端子に入力され、クロック
信号のタイミングに合わせてトレースアドレスデータを
トレースメモリ部５にアドレスデータ出力端子Ｑを介し
て出力する。このトレースアドレスデータは、被試験プ
ロセッサ３において処理が終了するごとにカウントアッ
プされる。
ンタ２を有しており、このアドレスカウンタ２は被試験
プロセッサ３の実行サイクルに同期するクロック信号が
コントローラ４からクロック端子に入力され、クロック
信号のタイミングに合わせてトレースアドレスデータを
トレースメモリ部５にアドレスデータ出力端子Ｑを介し
て出力する。このトレースアドレスデータは、被試験プ
ロセッサ３において処理が終了するごとにカウントアッ
プされる。
【００１４】トレースメモリ部５には、あらかじめ被試
験プロセッサ３の予期される正常命令実行結果（リファ
レンスデータ）が記憶されており、当該入力されたトレ
ースアドレスデータで示されるアドレスに格納されてい
るリファレンスデータをデータ端子Ｄ、バストランシー
バ部６を介してコンパレータ部７に出力する。このリフ
ァレンスデータとしては、前回行ったエミュレーション
における被試験プロセッサ３の実行結果を記憶してもよ
いし、予想される命令実行結果をユーザが書込むように
してもよい。
験プロセッサ３の予期される正常命令実行結果（リファ
レンスデータ）が記憶されており、当該入力されたトレ
ースアドレスデータで示されるアドレスに格納されてい
るリファレンスデータをデータ端子Ｄ、バストランシー
バ部６を介してコンパレータ部７に出力する。このリフ
ァレンスデータとしては、前回行ったエミュレーション
における被試験プロセッサ３の実行結果を記憶してもよ
いし、予想される命令実行結果をユーザが書込むように
してもよい。
【００１５】一方、被試験プロセッサ３からは実行サイ
クルに同期するクロック信号を生成するための信号がコ
ントローラ４に出力され、命令を実行後、実行結果をコ
ンパレータ部７およびバストランシーバ部６に出力す
る。
クルに同期するクロック信号を生成するための信号がコ
ントローラ４に出力され、命令を実行後、実行結果をコ
ンパレータ部７およびバストランシーバ部６に出力す
る。
【００１６】コンパレータ部７は、リファレンスデータ
および被試験プロセッサ３の実行結果を比較し、一致し
たか否かを示す比較結果信号をコントローラ４に出力す
る。コントローラ４は、リファレンスデータの更新を許
可する書込許可部４１と、被試験プロセッサ３の実行中
断を要求するブレーク要求部４２と、を有しており、比
較結果信号およびあらかじめ定められた条件により、書
込許可信号またはブレーク要求信号を出力する。また、
コントローラ４は、比較結果信号および、あらかじめ定
められた条件により、当該比較したリファレンスデータ
の格納されていたトレースメモリ部５の該当アドレス
に、被試験プロセッサ３の実行結果を書込む。さらにこ
の場合には、トレースメモリの容量に対応するタグテー
ブル４３に当該更新したアドレスにマークする、例え
ば、対応するタグテーブル４３のビットを“１”にする
ことにより、当該アドレスのデータが更新されたことを
示す。これによりトレース終了後に異常動作のあった箇
所の確認を容易に行うことができる。
および被試験プロセッサ３の実行結果を比較し、一致し
たか否かを示す比較結果信号をコントローラ４に出力す
る。コントローラ４は、リファレンスデータの更新を許
可する書込許可部４１と、被試験プロセッサ３の実行中
断を要求するブレーク要求部４２と、を有しており、比
較結果信号およびあらかじめ定められた条件により、書
込許可信号またはブレーク要求信号を出力する。また、
コントローラ４は、比較結果信号および、あらかじめ定
められた条件により、当該比較したリファレンスデータ
の格納されていたトレースメモリ部５の該当アドレス
に、被試験プロセッサ３の実行結果を書込む。さらにこ
の場合には、トレースメモリの容量に対応するタグテー
ブル４３に当該更新したアドレスにマークする、例え
ば、対応するタグテーブル４３のビットを“１”にする
ことにより、当該アドレスのデータが更新されたことを
示す。これによりトレース終了後に異常動作のあった箇
所の確認を容易に行うことができる。
【００１７】バストランシーバ部６は、コントローラ４
からのディレクション制御信号により読出し側もしくは
書込側に切替わり、読出し側の場合には、トレースメモ
リ部５の出力データをコンパレータ部７に出力し、書込
側の場合には被試験プロセッサ３の実行結果の出力をト
レースメモリ部５に出力する。
からのディレクション制御信号により読出し側もしくは
書込側に切替わり、読出し側の場合には、トレースメモ
リ部５の出力データをコンパレータ部７に出力し、書込
側の場合には被試験プロセッサ３の実行結果の出力をト
レースメモリ部５に出力する。
【００１８】次に、トレース動作の詳細を説明する。な
お、初期状態において、バストランシーバ部６は、ディ
レクション制御信号により読出し側に設定されているも
のとする。 ａ）異常を検出し、ブレーク要求をする時の動作 コンパレータ部７により、被試験プロセッサ３の実行結
果とトレースメモリ部５から出力されたトレースデータ
とが不一致であったことを示す比較結果信号が出力され
ると、コントローラ４は比較結果信号およびあらかじめ
定められた条件によりブレークが必要であると判断し、
ブレーク要求部４２を介してブレーク要求信号を被試験
プロセッサ３に出力する。これにより、被試験プロセッ
サ３は、命令実行を中断しブレーク状態となり、ユーザ
はただちに異常箇所の解析を行うことができる。
お、初期状態において、バストランシーバ部６は、ディ
レクション制御信号により読出し側に設定されているも
のとする。 ａ）異常を検出し、ブレーク要求をする時の動作 コンパレータ部７により、被試験プロセッサ３の実行結
果とトレースメモリ部５から出力されたトレースデータ
とが不一致であったことを示す比較結果信号が出力され
ると、コントローラ４は比較結果信号およびあらかじめ
定められた条件によりブレークが必要であると判断し、
ブレーク要求部４２を介してブレーク要求信号を被試験
プロセッサ３に出力する。これにより、被試験プロセッ
サ３は、命令実行を中断しブレーク状態となり、ユーザ
はただちに異常箇所の解析を行うことができる。
【００１９】したがって、リアルタイムに異常箇所を解
析することができる。 ｂ）異常を検出し、リファレンスデータを更新する時の
動作 コンパレータ部７により、被試験プロセッサ３の実行結
果とトレースメモリ部５から出力されるリファレンスデ
ータとが不一致であったことを示す比較結果信号が出力
され、コントローラが比較結果信号およびあらかじめ定
められた条件により、トレースの更新が必要であると判
断した場合には、書込許可部４１を介してリファレンス
データの更新を許可する書込許可信号をトレースメモリ
部５の書き込み制御端子に出力するとともに、ディレク
ション制御信号によりバストランシーバ部６を書込側と
する。
析することができる。 ｂ）異常を検出し、リファレンスデータを更新する時の
動作 コンパレータ部７により、被試験プロセッサ３の実行結
果とトレースメモリ部５から出力されるリファレンスデ
ータとが不一致であったことを示す比較結果信号が出力
され、コントローラが比較結果信号およびあらかじめ定
められた条件により、トレースの更新が必要であると判
断した場合には、書込許可部４１を介してリファレンス
データの更新を許可する書込許可信号をトレースメモリ
部５の書き込み制御端子に出力するとともに、ディレク
ション制御信号によりバストランシーバ部６を書込側と
する。
【００２０】これにより、被試験プロセッサ３の実行結
果はバストランシーバ部６を介してトレースメモリ部５
に出力され、トレースアドレスデータで示されるアドレ
スのリファレンスデータを更新することとなる。これと
同時にコントローラ４はタグテーブル４３の当該更新し
たアドレスにマークすることにより、当該アドレスのデ
ータが更新されたことを記録する。したがって、トレー
ス終了後にこのタグテーブル４３を参照すれば、異常箇
所を容易にチェックすることができ、トレースデータ解
析に用いるハードウェアを減少させるとともにエミュレ
ーションの効率があがる。
果はバストランシーバ部６を介してトレースメモリ部５
に出力され、トレースアドレスデータで示されるアドレ
スのリファレンスデータを更新することとなる。これと
同時にコントローラ４はタグテーブル４３の当該更新し
たアドレスにマークすることにより、当該アドレスのデ
ータが更新されたことを記録する。したがって、トレー
ス終了後にこのタグテーブル４３を参照すれば、異常箇
所を容易にチェックすることができ、トレースデータ解
析に用いるハードウェアを減少させるとともにエミュレ
ーションの効率があがる。
【００２１】以上の説明のように本実施例によれば、正
常状態をトリガ条件としてエミュレーションを行ってい
るので、想定することが困難な異常箇所の解析が容易か
つリアルタイムに行える。また、あらかじめトレースメ
モリ部５にリファレンスデータを記憶しているので、別
にリファレンスデータを記憶するためのメモリを設ける
必要がなく、エミュレーション装置の回路量を減少させ
ることができる。
常状態をトリガ条件としてエミュレーションを行ってい
るので、想定することが困難な異常箇所の解析が容易か
つリアルタイムに行える。また、あらかじめトレースメ
モリ部５にリファレンスデータを記憶しているので、別
にリファレンスデータを記憶するためのメモリを設ける
必要がなく、エミュレーション装置の回路量を減少させ
ることができる。
【００２２】
【発明の効果】本発明によれば、リファレンスデータを
あらかじめ記憶手段に記憶し、このリファレンスデータ
と被試験プロセッサの実行結果とが異なる異常箇所でブ
レーク状態となり、または異常箇所における実行結果の
みを記憶するので、命令実行結果をすべて記憶する必要
がなく、少ない回路量かつ短時間で異常箇所の解析がで
きる。したがって、マイクロプロセッサ応用装置の開発
効率を向上することができる。
あらかじめ記憶手段に記憶し、このリファレンスデータ
と被試験プロセッサの実行結果とが異なる異常箇所でブ
レーク状態となり、または異常箇所における実行結果の
みを記憶するので、命令実行結果をすべて記憶する必要
がなく、少ない回路量かつ短時間で異常箇所の解析がで
きる。したがって、マイクロプロセッサ応用装置の開発
効率を向上することができる。
【図１】本発明の実施例の基本構成を示すブロック図で
ある。
ある。
１…エミュレーション装置 ２…アドレスカウンタ ３…被試験マイクロプロセッサ ４…コントローラ ５…トレースメモリ部 ６…バストランシーバ部 ７…コンパレータ部 ４１…書込許可部 ４２…ブレーク要求部 ４３…タグテーブル
Claims (3)
- 【請求項１】 被試験プロセッサ（３）のエミュレーシ
ョンを行うエミュレーション装置（１）において、 前記被試験プロセッサ（３）についての予期される正常
命令実行結果に対応するリファレンスデータをあらかじ
め記憶し、前記被試験プロセッサ（３）の命令実行サイ
クルに同期した外部からのクロック信号に基づいて前記
リファレンスデータを順次出力する記憶手段（２、５）
と、 前記被試験プロセッサ（３）の実行結果と、前記出力さ
れたリファレンスデータとを比較し、比較結果信号を出
力する比較手段（７）と、 前記比較結果信号に基づいて、エミュレーションの中
断、続行を行う制御手段（４）と、を備えたことを特徴
とするエミュレーション装置。 - 【請求項２】 請求項１記載のエミュレーション装置に
おいて、 前記制御手段（４）は、前記比較結果信号によりリファ
レンスデータを前記実行結果に更新することを特徴とす
るエミュレーション装置。 - 【請求項３】 請求項２記載のエミュレーション装置に
おいて、 前記制御手段（４）は、前記リファレンスデータを更新
した前記記憶手段（２、５）における更新位置を記憶す
る更新位置記憶手段（４３）を備えたことを特徴とする
エミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231656A JPH0573347A (ja) | 1991-09-11 | 1991-09-11 | エミユレーシヨン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231656A JPH0573347A (ja) | 1991-09-11 | 1991-09-11 | エミユレーシヨン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573347A true JPH0573347A (ja) | 1993-03-26 |
Family
ID=16926917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231656A Withdrawn JPH0573347A (ja) | 1991-09-11 | 1991-09-11 | エミユレーシヨン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010006219A1 (de) | 2009-01-29 | 2010-09-16 | Nec Electronics Corp., Kawasaki | Gerät und Verfahren zur Fehleranalyse |
-
1991
- 1991-09-11 JP JP3231656A patent/JPH0573347A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010006219A1 (de) | 2009-01-29 | 2010-09-16 | Nec Electronics Corp., Kawasaki | Gerät und Verfahren zur Fehleranalyse |
| US8423829B2 (en) | 2009-01-29 | 2013-04-16 | Renesas Electronics Corporation | Failure analysis apparatus, method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |