JPH0572555A - 薄膜トランジスター - Google Patents
薄膜トランジスターInfo
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- JPH0572555A JPH0572555A JP3235096A JP23509691A JPH0572555A JP H0572555 A JPH0572555 A JP H0572555A JP 3235096 A JP3235096 A JP 3235096A JP 23509691 A JP23509691 A JP 23509691A JP H0572555 A JPH0572555 A JP H0572555A
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Landscapes
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】高精細アクティブマトリックス液晶パネルの保
持特性・書き込み特性のすぐれた、すなわちＩOFF が小
さく、ＩONが大きいＬＤＤ構造の薄膜トランジスターを
提供する。 【構成】ＬＤＤ構造のパラメータとして、ＬＤＤ領域の
長さ（Loffset）とＬＤＤ領域の不純物濃度（比抵抗）
と、ゲートチャンネル長（Leff）と限定した。
持特性・書き込み特性のすぐれた、すなわちＩOFF が小
さく、ＩONが大きいＬＤＤ構造の薄膜トランジスターを
提供する。 【構成】ＬＤＤ構造のパラメータとして、ＬＤＤ領域の
長さ（Loffset）とＬＤＤ領域の不純物濃度（比抵抗）
と、ゲートチャンネル長（Leff）と限定した。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスターの
構造に関する。
構造に関する。
【０００２】
【従来の技術】近年、絶縁性基板上に形成される薄膜ト
ランジスター（以下ＴＦＴと略す）は、アクティブマト
リックス液晶表示装置の画素駆動用素子に用いられてき
た。薄膜として多結晶シリコンを用いると、高い移動度
が得られ、薄膜回路を構成できるという長所があるた
め、ドライバー内蔵アクティブ小型液晶パネルが、電子
式ビューファインダーとして、試作または、量産されつ
つある。しかし、多結晶シリコンＴＦＴは、オフリーク
が高いため、電荷の保持特性がやや悪く非常に小さな画
素の駆動には難があった。これを解決すべく、オフリー
クを下げる構造として、高抵抗不純物領域をソース・ド
レイン領域と、チャンネル領域の間に介在させたＬＤＤ
（light-doped-drain ）構造が提案され、研究されてき
た。
ランジスター（以下ＴＦＴと略す）は、アクティブマト
リックス液晶表示装置の画素駆動用素子に用いられてき
た。薄膜として多結晶シリコンを用いると、高い移動度
が得られ、薄膜回路を構成できるという長所があるた
め、ドライバー内蔵アクティブ小型液晶パネルが、電子
式ビューファインダーとして、試作または、量産されつ
つある。しかし、多結晶シリコンＴＦＴは、オフリーク
が高いため、電荷の保持特性がやや悪く非常に小さな画
素の駆動には難があった。これを解決すべく、オフリー
クを下げる構造として、高抵抗不純物領域をソース・ド
レイン領域と、チャンネル領域の間に介在させたＬＤＤ
（light-doped-drain ）構造が提案され、研究されてき
た。
【０００３】文献 ＳＩＤ９０ ＤＩＧＥＳＴ（ｐ３１
１〜３１４）において、多結晶シリコンを用いたＮ型Ｔ
ＦＴの特性が示されている。ＬＤＤ構造のＴＦＴの特徴
は、あるＬＤＤの濃度の時に、ＯＮ・ＯＦＦ比がピーク
になることである。その原因は、高濃度だと、ＩOFF が
増加し、低濃度だとＩONが減少することによる。
１〜３１４）において、多結晶シリコンを用いたＮ型Ｔ
ＦＴの特性が示されている。ＬＤＤ構造のＴＦＴの特徴
は、あるＬＤＤの濃度の時に、ＯＮ・ＯＦＦ比がピーク
になることである。その原因は、高濃度だと、ＩOFF が
増加し、低濃度だとＩONが減少することによる。
【０００４】
【発明を解決しようとする課題】前記文献は、画素が２
５０μｍ□（４０mm／１６０画素）と大きいため、ＯＮ
・ＯＦＦ比の高い条件が好ましいが、超小型高精細パネ
ルを実現するためには画素が数１０μｍ□と小さく、電
荷の保持が困難であるため、ＩOFF を著しく下げ一方Ｉ
ONをほぼ同程度に維持する必要がある。
５０μｍ□（４０mm／１６０画素）と大きいため、ＯＮ
・ＯＦＦ比の高い条件が好ましいが、超小型高精細パネ
ルを実現するためには画素が数１０μｍ□と小さく、電
荷の保持が困難であるため、ＩOFF を著しく下げ一方Ｉ
ONをほぼ同程度に維持する必要がある。
【０００５】そこで本発明は、以上の如き欠点をなく
し、ＩOFF の低下とＩONの維持を可能とするＬＤＤ構造
のＴＦＴを提供することを目的とする。
し、ＩOFF の低下とＩONの維持を可能とするＬＤＤ構造
のＴＦＴを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の薄膜トランジス
ターは、絶縁性基板上に多結晶シリコン薄膜からなる能
動領域と低抵抗不純物領域からなるソース・ドレイン領
域と、前記能動領域とソース・ドレイン領域を連結する
高抵抗不純物領域からなる薄膜トランジスターにおい
て、前記高抵抗不純物領域のチャンネル方向の長さを
０．１〜１μｍとしたことを特徴とする。
ターは、絶縁性基板上に多結晶シリコン薄膜からなる能
動領域と低抵抗不純物領域からなるソース・ドレイン領
域と、前記能動領域とソース・ドレイン領域を連結する
高抵抗不純物領域からなる薄膜トランジスターにおい
て、前記高抵抗不純物領域のチャンネル方向の長さを
０．１〜１μｍとしたことを特徴とする。
【０００７】
【実施例】本発明の薄膜トランジスターは、図１の構造
をしている。１は、石英基板またはガラス基板といった
絶縁性基板である。２、３、４は、多結晶シリコン薄膜
であり、２は、低抵抗不純物領域であり、トランジスタ
ーの極性によりＰ型あれば、ボロン、Ｎ型であればリン
原子が不純物として使われ、ソース・ドレイン領域とな
る。３は、能動領域（チャンネル領域）であり、微量の
Ｐ型又はＮ型不純物をドープするか、真性状態で通常用
いる。４は、高抵抗不純物領域であり、ＬＤＤ領域と呼
ばれる。３、４の領域のチャンネル方向の長さは、それ
ぞれLeff、Loffset と図内に明記した。５は、二酸化シ
リコン膜等のゲート絶縁膜であり、６は、低抵抗多結晶
シリコン膜、又は金属膜等からなるゲート電極である。
７は、層間絶縁膜であり、８、９は、ソース・ドレイン
電極である。８、９のどちらかを、ソース線（データ
線）、他方を画素電極（透明電極）とすれば、ＴＦＴは
画素駆動用のスイッチ素子となる。
をしている。１は、石英基板またはガラス基板といった
絶縁性基板である。２、３、４は、多結晶シリコン薄膜
であり、２は、低抵抗不純物領域であり、トランジスタ
ーの極性によりＰ型あれば、ボロン、Ｎ型であればリン
原子が不純物として使われ、ソース・ドレイン領域とな
る。３は、能動領域（チャンネル領域）であり、微量の
Ｐ型又はＮ型不純物をドープするか、真性状態で通常用
いる。４は、高抵抗不純物領域であり、ＬＤＤ領域と呼
ばれる。３、４の領域のチャンネル方向の長さは、それ
ぞれLeff、Loffset と図内に明記した。５は、二酸化シ
リコン膜等のゲート絶縁膜であり、６は、低抵抗多結晶
シリコン膜、又は金属膜等からなるゲート電極である。
７は、層間絶縁膜であり、８、９は、ソース・ドレイン
電極である。８、９のどちらかを、ソース線（データ
線）、他方を画素電極（透明電極）とすれば、ＴＦＴは
画素駆動用のスイッチ素子となる。
【０００８】ＩON、ＩOFF を制御するパラメータは、Ｌ
ＤＤ領域の長さ（Loffsrt ）とＬＤＤ領域の不純物濃度
（比抵抗）とチャンネル長（Leff）である。
ＤＤ領域の長さ（Loffsrt ）とＬＤＤ領域の不純物濃度
（比抵抗）とチャンネル長（Leff）である。
【０００９】図２は、ＴＦＴのＩON、ＩOFF のLoffset
依存性を示す図である。ＴＦＴは、Ｎ型ソースドレイン
領域と、真性高抵抗能動領域からなるＮchである。構造
パラメータはLeff＝４μｍ、チャンネル幅Ｗ＝４０μｍ
であり、真性多結晶シリコン薄膜１０００Åを熱酸化
（酸化膜厚１２００Å）して形成する。２１、２３は、
ＶGS＝１０Ｖ、ＶDS＝４０のＩON曲線である。２２、２
４は、ＶGS＝−５Ｖ、ＶDS＝８ＶのＩOFF 曲線である。
２１、２２は、Ｈ2 プラズマアニール前の特性であり、
２３、２４は、Ｈ2 プラズマ後の特性である。ＩONにつ
いていえば曲線２１において、Loffset が１μｍ以上に
なるとＬＤＤ領域の電圧降下が大きくバラツキが増えＩ
ONが低下して実用レベルにないが、Ｈ2 プラズマ処理に
よりＩONは向上しバラツキは半減する。ＩOFF について
は、Loffset が負側すなわち、ゲート電極とソース・ド
レイン電極がオーバーラップしているときバラツキが大
きく、ＬＤＤ領域ができてから（Loffset が正側）はバ
ラツキが小さくなり一定となる。特にＨ2 プラズマ処理
によりＩOFF の低下は著しく、高精細画素の保持特性は
十分改善される。
依存性を示す図である。ＴＦＴは、Ｎ型ソースドレイン
領域と、真性高抵抗能動領域からなるＮchである。構造
パラメータはLeff＝４μｍ、チャンネル幅Ｗ＝４０μｍ
であり、真性多結晶シリコン薄膜１０００Åを熱酸化
（酸化膜厚１２００Å）して形成する。２１、２３は、
ＶGS＝１０Ｖ、ＶDS＝４０のＩON曲線である。２２、２
４は、ＶGS＝−５Ｖ、ＶDS＝８ＶのＩOFF 曲線である。
２１、２２は、Ｈ2 プラズマアニール前の特性であり、
２３、２４は、Ｈ2 プラズマ後の特性である。ＩONにつ
いていえば曲線２１において、Loffset が１μｍ以上に
なるとＬＤＤ領域の電圧降下が大きくバラツキが増えＩ
ONが低下して実用レベルにないが、Ｈ2 プラズマ処理に
よりＩONは向上しバラツキは半減する。ＩOFF について
は、Loffset が負側すなわち、ゲート電極とソース・ド
レイン電極がオーバーラップしているときバラツキが大
きく、ＬＤＤ領域ができてから（Loffset が正側）はバ
ラツキが小さくなり一定となる。特にＨ2 プラズマ処理
によりＩOFF の低下は著しく、高精細画素の保持特性は
十分改善される。
【００１０】図３は、ＴＦＴの、ＩON、ＩOFF のＬＤＤ
領域の不純物濃度依存性を示す図である。不純物濃度
は、イオン注入法によるリン原子のドーズ量で制御し
た。Loffset は、０．５μｍである。３１、３３は、Ｉ
ON曲線、３２、３４はＩOFF 曲線である。３１、３２は
Ｈ2 プラズマ前、３３、３４はＨ2 プラズマ後の特性で
ある。ＩOFF は１×１０13cm-2以下が小さく、ＩONは１
×１０13以上が、ほぼ一定となる。ＯＮ／ＯＦＦ比では
１×１０13cm-2近傍が極大となるが、高精細画素につい
ては書き込み特性は多少犠牲にしても、保持特性を優先
するため、１×１０13cm-2以下が好ましい。
領域の不純物濃度依存性を示す図である。不純物濃度
は、イオン注入法によるリン原子のドーズ量で制御し
た。Loffset は、０．５μｍである。３１、３３は、Ｉ
ON曲線、３２、３４はＩOFF 曲線である。３１、３２は
Ｈ2 プラズマ前、３３、３４はＨ2 プラズマ後の特性で
ある。ＩOFF は１×１０13cm-2以下が小さく、ＩONは１
×１０13以上が、ほぼ一定となる。ＯＮ／ＯＦＦ比では
１×１０13cm-2近傍が極大となるが、高精細画素につい
ては書き込み特性は多少犠牲にしても、保持特性を優先
するため、１×１０13cm-2以下が好ましい。
【００１１】図７は、ＬＤＤ構造のＴＦＴのＶDS＝８Ｖ
のＶGS−ＶDS曲線である。Loffset＝０．５μｍ、ＬＤ
Ｄ領域は真性半導体状態である。７１は、Ｈ2 プラズマ
処理前、７２はＨ2 プラスマ処理後である。曲線７１
は、ＩOFF 領域（ＶGS負側）でフラットであり、ＩON領
域で、バラツキが大きい。曲線７２は、ＯＦＦの著しい
以下と、バラツキの少なく、従来構造以上の高いＩONが
得られている。
のＶGS−ＶDS曲線である。Loffset＝０．５μｍ、ＬＤ
Ｄ領域は真性半導体状態である。７１は、Ｈ2 プラズマ
処理前、７２はＨ2 プラスマ処理後である。曲線７１
は、ＩOFF 領域（ＶGS負側）でフラットであり、ＩON領
域で、バラツキが大きい。曲線７２は、ＯＦＦの著しい
以下と、バラツキの少なく、従来構造以上の高いＩONが
得られている。
【００１２】図４は、ＴＦＴのＩOFF （ＶGS＝０Ｖ、Ｖ
DS＝１８Ｖ）のゲート長依存性を示す図である。４１
は、ゲート電極とソース・ドレイン電極がオーバーラッ
プしている従来構造の場合であり、４２は、ＬＤＤ領域
Loffset ＝０．５μｍ、ドープなしのＨ2 プラズマ処理
後の本発明の構造である。実際ＬＤＤ構造のＴＦＴでＣ
−ＭＯＳ駆動回路を構成する場合、同一の消費電流を得
るのに、ゲート長を、３−４μｍ短くすることが可能に
なる。従来構造で駆動回路を構成する場合、ＰchＴＦＴ
が４〜５μｍ、ＮchＴＦＴが５〜６μｍがゲート長の下
限になる。したがって、Ｃ−ＭＯＳ駆動回路の一段分
を、画素ピッチに対応させれば５μｍルールで−ピッチ
４０μｍが下限となり、それ以下は、駆動回路の集積が
困難であった。本構造は、ゲート長を短かくできるた
め、２μｍルールの高集積化が可能となり、２０μｍピ
ッチが可能となる。
DS＝１８Ｖ）のゲート長依存性を示す図である。４１
は、ゲート電極とソース・ドレイン電極がオーバーラッ
プしている従来構造の場合であり、４２は、ＬＤＤ領域
Loffset ＝０．５μｍ、ドープなしのＨ2 プラズマ処理
後の本発明の構造である。実際ＬＤＤ構造のＴＦＴでＣ
−ＭＯＳ駆動回路を構成する場合、同一の消費電流を得
るのに、ゲート長を、３−４μｍ短くすることが可能に
なる。従来構造で駆動回路を構成する場合、ＰchＴＦＴ
が４〜５μｍ、ＮchＴＦＴが５〜６μｍがゲート長の下
限になる。したがって、Ｃ−ＭＯＳ駆動回路の一段分
を、画素ピッチに対応させれば５μｍルールで−ピッチ
４０μｍが下限となり、それ以下は、駆動回路の集積が
困難であった。本構造は、ゲート長を短かくできるた
め、２μｍルールの高集積化が可能となり、２０μｍピ
ッチが可能となる。
【００１３】ＬＤＤ構造において、Ｈ2 プラズマ処理は
著しいＩOFF の低下とＩONの向上をもたらす。具体的Ｈ
2 プラズマ処理としては、加熱温度３００℃、Ｈ2 ガス
圧１．２torr、Ｈ2 ガス流量６００SCCM、ＲＦパワー５
００Ｗで行なった。
著しいＩOFF の低下とＩONの向上をもたらす。具体的Ｈ
2 プラズマ処理としては、加熱温度３００℃、Ｈ2 ガス
圧１．２torr、Ｈ2 ガス流量６００SCCM、ＲＦパワー５
００Ｗで行なった。
【００１４】図５は、本ＬＤＤ構造のプロセスチャート
である。透明石英基板５１上に、減圧ＣＶＤ法により、
６００℃で多結晶シリコン薄膜５２を１０００Å堆積
し、孤立パターンを形成する。次に、１１００℃でドラ
イ酸化し、１２００Åの熱酸化シリコン膜５３を形成す
る。次に、減圧ＣＶＤ法により、４０００Åの不純物ド
ープされた多結晶シリコン膜５４を堆積し、レジスト５
５によりゲート電極パターンを形成し、それをマスク
に、リン原子５６を１×１０15cm-2、９０Ｋｅｖで注入
し、ソース・ドレイン領域５７を形成する。次に、ゲー
ト多結晶シリコン膜をフレオンガスでオーバーエッチ
し、レジストをはくりする。サイドオーバーエッチ量
が、ＬＤＤ領域のLoffset となり、Loffset 量は、ゲー
ト電極パターンに対し自己整合的であるため、面内均一
になる。さらにこの段階で、リン原子のイオン打込みを
ソース・ドレイン領域よりも低濃度に行なえばＬＤＤ領
域が形成される。次に、層間絶縁膜５８を堆積し、活性
化アニール後コンタクトホールを開口してソース・ドレ
イン電極５９、６０を形成すれば、完成する。Ｈ2 プラ
ズマ処理は、活性化アニール後ならば、いつ行なっても
よい。
である。透明石英基板５１上に、減圧ＣＶＤ法により、
６００℃で多結晶シリコン薄膜５２を１０００Å堆積
し、孤立パターンを形成する。次に、１１００℃でドラ
イ酸化し、１２００Åの熱酸化シリコン膜５３を形成す
る。次に、減圧ＣＶＤ法により、４０００Åの不純物ド
ープされた多結晶シリコン膜５４を堆積し、レジスト５
５によりゲート電極パターンを形成し、それをマスク
に、リン原子５６を１×１０15cm-2、９０Ｋｅｖで注入
し、ソース・ドレイン領域５７を形成する。次に、ゲー
ト多結晶シリコン膜をフレオンガスでオーバーエッチ
し、レジストをはくりする。サイドオーバーエッチ量
が、ＬＤＤ領域のLoffset となり、Loffset 量は、ゲー
ト電極パターンに対し自己整合的であるため、面内均一
になる。さらにこの段階で、リン原子のイオン打込みを
ソース・ドレイン領域よりも低濃度に行なえばＬＤＤ領
域が形成される。次に、層間絶縁膜５８を堆積し、活性
化アニール後コンタクトホールを開口してソース・ドレ
イン電極５９、６０を形成すれば、完成する。Ｈ2 プラ
ズマ処理は、活性化アニール後ならば、いつ行なっても
よい。
【００１５】図６は、別のＬＤＤ構造のプロセスチャー
トである。図５とは、ＬＤＤ領域の形成の方法が若干異
なり、ＩＣのＬＤＤトランジスターの形成方法と類似す
る。すなわち、ゲート電極６１をパターン形成後、絶縁
膜を１μｍ堆積し、異方性ドライエッチ法で、側壁絶縁
膜６１を形成する。ＬＤＤ領域に低濃度のドープする場
合は、ゲート電極形成直後に、リンのイオン打込みをす
ればよい。次に側壁絶縁膜とゲート電極をマスクに、リ
ン原子６３のイオン打込みを行ない、ソース・ドレイン
領域６４を形成する。ＬＤＤ領域は、側壁絶縁膜６１直
下に形成される。次に、層間絶縁膜６５を堆積し、活性
化アニール後、コンタクトホールを開口し、ソース・ド
レイン電極６６、６７を形成すれば完成する。
トである。図５とは、ＬＤＤ領域の形成の方法が若干異
なり、ＩＣのＬＤＤトランジスターの形成方法と類似す
る。すなわち、ゲート電極６１をパターン形成後、絶縁
膜を１μｍ堆積し、異方性ドライエッチ法で、側壁絶縁
膜６１を形成する。ＬＤＤ領域に低濃度のドープする場
合は、ゲート電極形成直後に、リンのイオン打込みをす
ればよい。次に側壁絶縁膜とゲート電極をマスクに、リ
ン原子６３のイオン打込みを行ない、ソース・ドレイン
領域６４を形成する。ＬＤＤ領域は、側壁絶縁膜６１直
下に形成される。次に、層間絶縁膜６５を堆積し、活性
化アニール後、コンタクトホールを開口し、ソース・ド
レイン電極６６、６７を形成すれば完成する。
【００１６】この他にも、ＬＤＤ構造のつくり方は種々
あるが、ＬＤＤ部の長さLoffset の量を均一にすること
が重要であるため、ゲート電極に対して自己整合的であ
ることが好ましい。また、ＩＣのＬＤＤ構造に比べ、活
性化アニールにより、多結晶シリコン中の不純物の横拡
散量が大きいため、活性化アニール温度を９００℃以下
に下げたり、あらかじめ横拡散量を見込んでLoffset 量
を大きくするプロセスが重要となる。
あるが、ＬＤＤ部の長さLoffset の量を均一にすること
が重要であるため、ゲート電極に対して自己整合的であ
ることが好ましい。また、ＩＣのＬＤＤ構造に比べ、活
性化アニールにより、多結晶シリコン中の不純物の横拡
散量が大きいため、活性化アニール温度を９００℃以下
に下げたり、あらかじめ横拡散量を見込んでLoffset 量
を大きくするプロセスが重要となる。
【００１７】また、本構造はＮchＴＦＴに的をしぼり説
明して来たがＰchＴＦＴにおいても同様のことが言え
る。
明して来たがＰchＴＦＴにおいても同様のことが言え
る。
【００１８】
【発明の効果】以上述べた本発明により、ＬＤＤ領域の
Loffset 量を０．１〜１μｍとしたことで、ＩONを維持
したままでＩOFF の低下が可能となる一方、バラツキを
おさえることもできる。ＬＤＤ領域の濃度は、低濃度ほ
どＩOFF が低下し、Ｈ2 プラズマ処理はさらにＩOFF を
低下し、ＩONの向上をもたらした、これにより、画素サ
イズ数１０μｍの保持特性、書き込み特性が満足できる
高精細液晶パネル用画素駆動ＴＦＴが可能になった。
Loffset 量を０．１〜１μｍとしたことで、ＩONを維持
したままでＩOFF の低下が可能となる一方、バラツキを
おさえることもできる。ＬＤＤ領域の濃度は、低濃度ほ
どＩOFF が低下し、Ｈ2 プラズマ処理はさらにＩOFF を
低下し、ＩONの向上をもたらした、これにより、画素サ
イズ数１０μｍの保持特性、書き込み特性が満足できる
高精細液晶パネル用画素駆動ＴＦＴが可能になった。
【００１９】一方、ゲート長を現状品に比べ、３〜４μ
ｍ短くすることができるため、高集積の駆動回路を絶縁
基板上に構成できるという長所もある。
ｍ短くすることができるため、高集積の駆動回路を絶縁
基板上に構成できるという長所もある。
【図１】本発明のＴＦＴ構造を示す断面図。
【図２】本発明のＴＦＴのＩON、ＩOFF のLoffset 依存
性を示す図。
性を示す図。
【図３】本発明のＴＦＴのＩON、ＩOFF のＬＤＤ領域の
不純物濃度依存性を示す図。
不純物濃度依存性を示す図。
【図４】本発明のＴＦＴのＩOFF のゲート長依存性を示
す図。
す図。
【図５】
【図６】本発明のＬＤＤ構造のＴＦＴのプロセスチャー
ト。
ト。
【図７】本発明のＴＦＴのＶGS−ＶDS特性を示す図。
１ 絶縁性基板 ２ ソース・ドレイン領域（低抵抗不純物領域） ３ チャンネル領域（能動領域） ４ ＬＤＤ領域（高抵抗不純物領域） ５ ゲート絶縁膜 ６ ゲート電極 ７ 層間絶縁膜 ８ ソース電極 ９ ドレイン電極
Claims (3)
- 【請求項１】絶縁性基板上に多結晶シリコン薄膜からな
る能動領域と、低抵抗不純物領域からなるソース・ドレ
イン領域と、前記能動領域とソース・ドレイン領域を連
結する高抵抗不純物領域からなる薄膜トランジスターに
おいて、前記高抵抗不純物領域のチャンネル方向の長さ
を０．１〜１μｍとしたことを特徴とする薄膜トランジ
スター。 - 【請求項２】前記高抵抗不純物領域は、イオン注入法で
ドーズ量を１×１０13cm-2以下とする（イオン注入無し
を含む）ことを特徴とする請求項１記載の薄膜トランジ
スター。 - 【請求項３】能動領域のゲート長を５μｍ以下とするこ
とを特徴とする請求項１記載の薄膜トランジスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235096A JPH0572555A (ja) | 1991-09-13 | 1991-09-13 | 薄膜トランジスター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235096A JPH0572555A (ja) | 1991-09-13 | 1991-09-13 | 薄膜トランジスター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572555A true JPH0572555A (ja) | 1993-03-26 |
Family
ID=16981003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235096A Pending JPH0572555A (ja) | 1991-09-13 | 1991-09-13 | 薄膜トランジスター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572555A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995003629A1 (en) * | 1993-07-26 | 1995-02-02 | Seiko Epson Corporation | Thin film semiconductor device, its manufacture, and display system |
| JP2001013893A (ja) * | 1999-04-27 | 2001-01-19 | Semiconductor Energy Lab Co Ltd | 電子装置及び電気器具 |
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-
1991
- 1991-09-13 JP JP3235096A patent/JPH0572555A/ja active Pending
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