JPH0564427A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】プロセス変動等に伴う最適動作電圧の変動に対
応して、内部電圧発生回路の出力電圧を最適状態に設
定，固定して、所望の信頼性や回路性能を確保できるよ
うにした半導体集積回路装置を提供することを目的とす
る。 【構成】昇圧回路１の出力ノードＮ1 に、レベルシフト
素子としてのＭＯＳトランジスタＭＩ1 ，ＭＩ2 と、振
幅制限素子としてのダイオードＤ1 ，Ｄ2 が直列接続さ
れたリミッタ回路２が設けられる。ＭＯＳトランジスタ
ＭＩ1 にはその機能を固定的に設定するためのヒューズ
１１が設けられている。ＭＯＳトランジスタＭ11は、こ
れに並列接続されたＭＯＳトランジスタＭＰ1 ，このＭ
ＯＳトランジスタＭＰ1 を制御するバッファ３，このバ
ッファ３の入力レベルを固定するためのヒューズ１２等
よって、その機能が固定的に設定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、昇圧回路のような電源
電圧とは異なる内部電圧を発生する回路を有する半導体
集積回路装置に関する。

【０００２】

【従来の技術】半導体集積回路には、電源電圧と異なる
一定の内部電圧を発生する電圧発生回路がしばしば用い
られる。例えば、ＥＥＰＲＯＭでは、データの書き込
み，消去に必要な高電圧を得るための昇圧回路がオンチ
ップに設けられ、これにより単一電源による動作を可能
としている。

【０００３】この様な昇圧回路の出力には、通常その出
力振幅を制限するリミッタ回路が設けられる。このリミ
ッタ回路によって、昇圧回路の出力が設定値以上になら
ないようにして、その出力をメモリセルアレイに供給す
るようにしている。リミッタ回路としては一般に、ｐｎ
接合ダイオードが用いられ、そのブレークダウン電圧を
設定値とする。このリミッタ回路の設定値は、メモリセ
ルの書き込み，消去動作を最適にするように定められ
る。

【０００４】しかしながら、この様なリミッタ回路を持
つ昇圧回路を用いた場合にも、次のような理由でメモリ
セルの動作に最適な値からずれることがある。第１は、
リミッタ回路のｐｎ接合ブレークダウン電圧のプロセス
変動に起因するばらつきである。第２は、メモリセルの
トンネル酸化膜や浮遊ゲートと制御ゲート間の層間絶縁
膜の膜厚のプロセス変動に起因するばらつきである。

【０００５】例えば、ｐｎ接合ブレークダウン電圧が設
定値より高くなり、かつトンネル酸化膜厚が設定値より
薄くなって最適動作電圧が低くなった場合、昇圧回路と
リミッタ回路により得られる出力電圧Ｖppとメモリセル
の動作に最適な動作電圧の間に数Ｖ程度の差が生じる可
能性がある。出力電圧Ｖppが最適電圧より高い場合には
メモリセルの信頼性低下やしきい値分布のばらつきを生
じ、逆に出力電圧が最適電圧より低い場合には書き込み
や消去に要する時間が長くなる、といった問題が生じ
る。

【０００６】

【発明が解決しようとする課題】以上のように従来のＥ
ＥＰＲＯＭにおけるリミッタ回路付き昇圧回路では、そ
の出力電圧がプロセス変動に伴って最適動作電圧からの
ずれを生じ、これがメモリセルの信頼性や動作特性に悪
影響を与えるという問題があった。同様の問題は、ＥＥ
ＰＲＯＭに限らず、内部電圧発生回路を内蔵した他の各
種半導体集積回路装置にもある。

【０００７】本発明はこの様な事情を考慮してなされた
もので、プロセス変動等に伴う最適動作電圧のずれに対
応して内部出力電圧を最適設定できるようにした内部電
圧発生回路を有する半導体集積回路装置を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】本発明に係る半導体集積
回路装置は、電源電圧とは異なる内部電圧を発生する内
部電圧発生回路と、この内部電圧発生回路の出力電圧の
振幅を制限する振幅制限用素子と、この振幅制限用素子
に直列接続された少なくとも一つのレベルシフト素子
と、このレベルシフト素子の機能をオン，オフ制御して
前記内部電圧発生回路の出力電圧から前記振幅制限素子
により制限される電圧を下限として所望の設定電圧を得
る制御手段とを備えたことを特徴とする。

【０００９】

【作用】本発明においては、従来のリミッタ回路部分が
振幅制限用素子とレベルシフト素子により構成され、か
つレベルシフト素子の機能は固定的にオンまたはオフ制
御されるようになっている。したがってプロセス変動等
によって最適動作電圧が変動した時に、その変動に対応
して内部電圧発生回路からの出力電圧を最適値に設定す
ることができ、これにより回路の信頼性や動作特性の劣
化を補償することができる。

【００１０】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１１】図１は、本発明の第１の実施例に係るＥＥ
ＰＲＯＭの書き込みおよび消去動作に用いられる昇圧回
路部の構成である。昇圧回路１はＥＥＰＲＯＭチップ内
に形成されたもたので、その出力ノードＮ1 に振幅可変
のリミッタ回路２が設けられている。リミッタ回路２
は、振幅制限用素子として直列接続されたｐｎ接合ダイ
オードＤ1 ，Ｄ2 と、これらに直列接続されたレベルシ
フト素子としてのｎチャネル，ＩタイプのＭＯＳトラン
ジスタＭＩ1 ，ＭＩ2 により構成される。

【００１２】第１のレベルシフト素子であるＭＯＳトラ
ンジスタＭＩ1 はゲートとドレインが昇圧回路の出力ノ
ードＮ1 に接続され、第２のレベルシフト素子であるＭ
ＯＳトランジスタＭＩ2 はゲートとドレインがＭＯＳト
ランジスタＭＩ1 のソースに共通接続されている。ＭＯ
ＳトランジスタＭＩ1 のゲートとソース間には、作り付
けの状態ではこれを短絡してそのレベルシフト機能をオ
フ状態に保つヒューズ１１が接続されている。ＭＯＳト
ランジスタＭＩ2 には並列にｐチャネルＭＯＳトランジ
スタＭＰ1 が接続されている。ＭＯＳトランジスタＭＰ
1 は作り付けの状態では電源投入時にオフとなるもので
あり、このときＭＯＳトランジスタＭＩ2 のレベルシフ
ト機能はオン状態に保たれる。

【００１３】ＭＯＳトランジスタＭＰ1 のゲートを制御
するのが、ｐチャネル，ＥタイプのＭＯＳトランジスタ
ＭＰ2 とｎチャネル，ＥタイプのＭＯＳトランジスタＭ
Ｎ1を用いたＣＭＯＳインバータ・バッファ３である。
このバッファ３はＶpp系で動作させるため、ＭＯＳトラ
ンジスタＭＰ2と昇圧回路１の出力ノードＮ1 の間にｎ
チャネル，ＤタイプのＭＯＳトランジスタＭＤ2 が設け
られ、またＭＯＳトランジスタＭＮ1 とこのバッファ出
力ノードＮ3 の間にｎチャネル，ＤタイプのＭＯＳトラ
ンジスタＭＤ3 が設けられている。

【００１４】このＶpp系インバータ・バッファ３を制御
駆動するのが、Ｖcc系のインバータＩＮＶ1 ，ＩＮＶ2
である。初段のインバータＩＮＶ1 の入力ノードＮ4
は、ヒューズ１２によって作り付けの状態では接地電位
とされている。ノードＮ4 と電源Ｖccとの間には、ヒュ
ーズ１２を切断した後の電源投入時にこのノードＮ4 を
Ｖccに設定するために、ｐチャネルのＭＯＳキャパシタ
ＭＰ4 と充電用のｐチャネルＭＯＳトランジスタＭＰ3
が接続されている。ＭＯＳトランジスタＭＰ3 のゲート
は初段インバータＩＮＶ1 の出力ノードにより制御され
る。初段インバータＩＮＶ1 の出力ノードと接地の間に
はｎチャネルのＭＯＳキャパシタＭＮ2 が設けられてい
る。なおヒューズ１１，１２は、レーザ等により容易に
切断できるものであって、多結晶シリコンやＡl 配線に
より形成されている。

【００１５】この様な構成において、まずヒューズ１
１，１２がいずれも切断されていない状態を考える。こ
のとき、ノードＮ4 はヒューズ１２によって接地されて
いるから、電源を投入するとＭＯＳトランジスタＭＰ1
のゲートノードＮ3 の電位はＶppであり、したがってＭ
ＯＳトランジスタＭＰ1 はオフ状態である。またＭＯＳ
トランジスタＭＩ1 はヒューズ１１によって短絡されて
いる。つまり第１のレベルシフト素子であるＭＯＳトラ
ンジスタＭＩ1 はないのと同じ（レベルシフト機能がオ
フ）であり、第２のレベルシフト素子であるＭＯＳトラ
ンジスタＭＩ2 のみがレベルシフト素子として働く。そ
のレベルシフト量は、しきい値電圧Ｖthに等しい。ｐｎ
接合ダイオードＤ1 ，Ｄ2 のブレークダウン電圧をＶBD
とすると、このときノードＮ1 に得られる昇圧電圧Ｖpp
は、次式（１）に設定される。 Ｖpp＝２ＶBD＋Ｖth …(1)

【００１６】この（１）式の値は、設計通りに形成され
たメモリセルの書き込み，消去に用いられる最適動作電
圧に設定される。すなわちメモリセルが設計通りにでき
た場合には、ヒューズ１１，１２は切断することなく、
そのままの状態を保ってメモリが完成される。

【００１７】次にヒューズ１１，１２のうちヒューズ１
１を切断した場合を考える。このときＭＯＳトランジス
タＭＩ1 はゲートとドレインのみが接続されたダイオー
ド特性を示す。すなわちレベルシフト機能がオンにな
る。この時、ノードＮ1 に得られる昇圧電圧Ｖppは、次
式（２）に設定される。 Ｖpp＝２ＶBD＋２Ｖth …(2)

【００１８】次にヒューズ１１，１２のうちヒューズ１
２を切断した場合を考える。このとき、電源を投入する
と、ノードＮ4 はＭＯＳキャパシタＭＰ4 の容量結合に
よって“Ｈ”レベルになろうとし、同時にインバータＩ
ＮＶ1 の出力ノードはＭＯＳキャパシタＭＮ2 の容量結
合によって“Ｌ”レベルになろうとする。そしてインバ
ータＩＮＶ1 の出力ノードの“Ｌ”レベルはＭＯＳトラ
ンジスタＭＰ3 のゲートに与えられるから、このＭＯＳ
トランジスタＭＰ3 がオンになって、ノードＮ4 にはＶ
ccが充電される。この結果、ＭＯＳトランジスタＭＰ1
のゲートノードＮ3 は“Ｌ”レベルに安定して、このＭ
ＯＳトランジスタＭＰ1 がオンし、したがってＭＯＳト
ランジスタＭＩ2 は短絡されてそのレベルシフト機能は
オフとなる。ＭＯＳトランジスタＭＩ1 もヒューズ１１
が切断されていないから、レベルシフト機能はない状態
（オフ状態）である。したがってこの時、ノードＮ1 に
得られるで電圧Ｖppは、次式（３）に設定される。 Ｖpp＝２ＶBD …(3)

【００１９】以上のようにしてこの実施例によれば、ヒ
ューズ１１，１２をいずれも切断しない、ヒューズ１１
のみを切断する、ヒューズ１２のみを切断する、の３通
りの選択によって、昇圧電圧Ｖppを、 ２ＶBD＋Ｖth ，２ＶBD＋２Ｖth， ２ＶBD の３通りの値に設定することができる。

【００２０】通常ＥＥＰＲＯＭは、書き込み後のしきい
値分布を測定するテストモードを有する。したがってこ
のテストの結果得られる書き込み時間としきい値分布の
関係から、Ｖppが高い場合（ｐｎ接合ブレークダウン電
圧が高い，メモリセルのトンネル酸化膜厚が薄い等）に
は、ヒューズ１２を切断して、出力電圧Ｖppの設定値を
下げる。またＶppが低い場合（ｐｎ接合ブレークダウン
電圧が低い，メモリセルのトンネル酸化膜厚が厚い等）
にはヒューズ１１を切断してＶppの設定値を上げる。こ
の様にヒューズの切断の有無によって、３種類の値から
メモリセルの動作に最適な値を選択して用いることがで
きる。

【００２１】この実施例の手法は、メモリセル動作に最
適なＶppが出力されていれば、ヒューズを切る必要はな
く、またヒューズを切断する場合もメモリセルのリダン
ダンシーにヒューズを用いていれば格別に新たな工程を
増やすこともないので有利である。なお新たな工程を増
やさないために、Ｖpp設定用のヒューズ１１，１２はメ
モリセルのリダンダンシー用ヒューズと同じ構造のもの
を用いることが望ましい。

【００２２】実施例では、レベルシフト素子としてｎチ
ャネル，ＩタイプのＭＯＳトランジスタを用いたが、こ
こをｎチャネル，ＥタイプのＭＯＳトランジスタに置換
することもできる。一般にｎチャネル，ＥタイプＭＯＳ
トランジスタの方がｎチャネル，ＩタイプＭＯＳトラン
ジスタに比べてしきい値電圧Ｖth（基板バイアス効果も
含めて）が大きいので、ｎチャネル，ＥタイプＭＯＳト
ランジスタを用いれば、Ｖppの振り幅（２Ｖth）は大き
くなる。

【００２３】図２は、本発明の第２の実施例である。こ
の実施例は、図１の実施例を基本として、図１における
第１のレベルシフト素子であるＭＯＳトランジスタＭＩ
1 の部分を、ＭＩ11，ＭＩ12の２段構成とし、同様に第
２のレベルシフト素子であるＭＯＳトランジスタＮＩ2
の部分をＭＩ21，ＭＩ22の２段構成としている。これに
対応して４個のヒューズ１１1 ，１１2 ，１２1 ，１２
2 が設けられている。下の２段のＭＯＳトランジスタＭ
Ｉ21，ＭＩ22に対してはそれぞれ並列にｐチャネルＭＯ
ＳトランジスタＭＰ11，ＭＰ12が接続され、これらのＭ
ＯＳトランジスタＭＰ11，ＭＰ12に対してそれぞれ先の
実施例と同様の制御駆動回路が設けられている。この実
施例においては、次の５種類のＶpp出力が設定できる。 ・ヒューズ切断なしの場合は、Ｖpp＝２ＶBD＋２Ｖth ・ヒューズ１１1 ，１１2 の一方を切断した場合は、Ｖ
pp＝２ＶBD＋３Ｖth ・ヒューズ１１1 ，１１2 を両方を切断した場合は、Ｖ
pp＝２ＶBD＋４Ｖth ・ヒューズ１２1 ，１２2 の一方を切断した場合は、Ｖ
pp＝２ＶBD＋Ｖth ・ヒューズ１２1 ，１２2 の両方を切断した場合は、Ｖ
pp＝２ＶBD したがってこの実施例によれば、先の実施例に比べてＶ
pp出力の選択の幅がより広くなる。

【００２４】この実施例の場合も、レベルシフト素子と
してのＭＯＳトランジスタはＩタイプに限られない。Ｍ
Ｉ11，ＭＩ12，ＭＩ21，ＭＩ22のすべてをＥタイプとし
てもよいし、任意の１個または２個，３個を選択してＥ
タイプとしてもよい。またバックバイアス効果によって
Ｅタイプ化するＤタイプＭＯＳトランジスタを用いるこ
ともできる。例えば、ヒューズ１１1，１１2 が接続さ
れているＭＯＳトランジスタＭＩ11，ＭＩ12が共にＩタ
イプの場合、これらのヒューズ１１1 ，１１2のいずれ
を切っても同じＶpp電圧が得られる。これに対して、Ｍ
ＯＳトランジスタＭＩ11，ＭＩ12の一方をＩタイプ，他
方をＥタイプとすると、ヒューズ１１1，１１2 のいず
れを切るかによって僅かに異なるＶpp出力電圧を設定す
ることができる。

【００２５】また、同じＥタイプでも、チャネルイオン
注入のドーズ量を異ならせてしきい値電圧の絶対値を異
ならせる方法、バックバイアス効果の差を利用する方法
等によっても同様に、Ｖpp出力の設定値の選択肢を多く
することができる。

【００２６】図３は、本発明の第３の実施例である。第
２の実施例では、５種類のＶpp出力のうち２種類につい
ては、２本のヒューズ切断を必要とした。この図３の実
施例は、これを改良して１本のヒューズ切断で第２の実
施例と同様に５種類のＶpp出力を得るようにしたもので
ある。

【００２７】昇圧回路１の出力ノードＮ1 に、先の実施
例と同様にヒューズ１１1 が接続されたｎチャネル，Ｉ
タイプＭＯＳトランジスタＭＩ11のゲート，ドレインが
接続され、そのソースがヒューズ１１2 を介して下の２
段のＭＯＳトランジスタＭＩ21，ＭＩ22に接続されてい
る。ＭＯＳトランジスタＭＩ11とヒューズ１２の直列回
路に対して並列に、２段のレベルシフト段を構成するｎ
チャネル，ＩタイプＭＯＳトランジスタＭＩ12，ＭＩ13
が接続されている。

【００２８】下の２段のＭＯＳトランジスタＭＩ21，Ｍ
Ｉ22の機能を制御する二つのｐチャネルＭＯＳトランジ
スタＭＰ11，ＭＰ12は、その接続が第２の実施例と異な
る。すなわち、ＭＯＳトランジスタＭＰ11はＭＯＳトラ
ンジスタＭＩ21にのみ並列に接続され、ＭＯＳトランジ
スタＭＰ22は二つのＭＯＳトランジスタＭＩ21，ＭＩ22
の直列回路に対して並列に接続されている。この実施例
の場合、次の５種類のＶpp電圧が設定できる。 ・ヒューズ切断なしの場合は、Ｖpp＝２ＶBD＋２Ｖth ・ヒューズ１１1 のみを切断した場合は、Ｖpp＝２ＶBD
＋３Ｖth ・ヒューズ１１2 のみを切断した場合は、Ｖpp＝２ＶBD
＋４Ｖth ・ヒューズ１２1 のみを切断した場合は、Ｖpp＝２ＶBD
＋Ｖth ・ヒューズ１２2 のみを切断した場合は、Ｖpp＝２ＶBD

【００２９】図４は、本発明の第４の実施例である。こ
こまでの実施例は、ヒューズを用いてＶpp電圧を固定的
に設定したが、第４の実施例ではヒューズを用いず、ワ
イヤボンディング・オプションによってＶpp電圧の設定
を行う。

【００３０】リミッタ回路２のレベルシフト素子である
２段のｎチャネル，ＩタイプＭＯＳトランジスタＭＩ1
，ＭＩ2 にそれぞれ並列にｐチャネルＭＯＳトランジ
スタＭＰ1 ，ＭＰ2 が設けられ、これらのｐチャネルＭ
ＯＳトランジスタＭＰ1 ，ＭＰ2 のゲートにこれらを制
御駆動するインバータ・バッファ３1 ，３2 がそれぞれ
設けられている。これらインバータ・バッファ３1 ，３
2 の入力端子はそれぞれチップ周辺のパッドＰ1 ，Ｐ2
に接続されている。そして、これらの入力パッドＰ1 ，
Ｐ2 は、破線で示すようにＶccピンまたはＶssピンに選
択的にワイヤボンディング接続されるようになってい
る。

【００３１】入力パッドＰ1 にＶccが接続されれば、ｐ
チャネルＭＯＳトランジスタＭＰ1はオン、Ｖssが接続
されればｐチャネルＭＯＳトランジスタＭＰ1 はオフと
なる。同様に、入力パッドＰ2 にＶccが接続されれば、
ｐチャネルＭＯＳトランジスタＭＰ2 はオン、Ｖssが接
続されればｐチャネルＭＯＳトランジスタＭＰ2 はオフ
となる。したがって、ワイヤボンディングのパターンに
よって、次のような３種類のＶpp電圧が設定される。 ・パッドＰ1 にＶcc，パッドＰ2 にＶccの場合、Ｖpp＝
２ＶBD ・パッドＰ1 にＶcc，パッドＰ2 にＶssの場合、Ｖpp＝
２ＶBD＋Ｖth ・パッドＰ1 にＶss，パッドＰ2 にＶssの場合、Ｖpp＝
２ＶBD＋２Ｖth

【００３２】なお、図４における入力パッドＰ1 ，Ｐ2
をそれぞれ、図５に示すように、Ｖcc用のパッドＰ11，
Ｐ21とＶss用のパッドＰ12，Ｐ22に分けて用意してもよ
い。これは、ＶccピンとＶssピンが遠く離れて配置され
る場合に有効である。

【００３３】図６は、本発明の第５の実施例である。こ
の実施例では、Ｖpp電圧の設定制御手段として、不揮発
性メモリを用いる。リミッタ回路２部の構成、およびこ
れを制御するためのインバータ・バッファ３1 ．３2 の
部分は、図４の実施例と同じである。インバータ・バッ
ファ３1 の入力端子部には、ＣＭＯＳフリップフロップ
ＦＦ1 が接続されており、このフリップフロップＦＦ1
の二つの入力ノードにこの実施例ではＥＥＰＲＯＭセル
Ｍ11，Ｍ12が設けられている。もう一つのインバータ・
バッファ３2 の入力端子部にも同様に、ＣＭＯＳフリッ
プフロップＦＦ2 が接続されており、このフリップフロ
ップＦＦ2 の二つの入力ノードにＥＥＰＲＯＭセルＭ2
1，Ｍ22が設けられている。ＥＥＰＲＯＭセルの制御ゲ
ートは接地されている。

【００３４】ＥＥＰＲＯＭセルは、しきい値電圧が正ま
たは負の状態に書き込み（また消去）が可能である。そ
して制御ゲートが接地されていると、しきい値の正，負
に応じてよってオン，オフ状態になる。したがって例え
ば、ＥＥＰＲＯＭセルＭ11のしきい値を正に、ＥＥＰＲ
ＯＭセルＭ12のしきい値を負にプログラミングすると、
フリップフロップＦＦ1 は、電源投入時にインバータ・
バッファ３1 に対して常に“Ｈ”レベル出力を与える状
態に固定される。フリップフロップＦＦ2 側も同様であ
る。したがってこの実施例によっても、先の実施例と同
様に、３種類のＶpp電圧を設定することができる。

【００３５】本発明は上記実施例に限られない。たとえ
ば、図１のリミッタ回路２の部分を図７(a) (b) のよう
に変形することができる。図７(a) は、レベルシフト素
子としてのｎチャネル，ＩタイプＭＯＳトランジスタＭ
Ｉ1 ，ＭＩ2 の部分にｐチャネルＭＯＳトランジスタＭ
Ｐ21，ＭＰ22を用いたものである。図７(b) は同じく、
ＩタイプＭＯＳトランジスタＭＩ1 ，ＭＩ2 の部分にダ
イオードＤ11，Ｄ12を用いたものである。

【００３６】また上記実施例では、振幅制限用素子とし
てｐｎ接合ダイオードを用いたが、この部分をレベルシ
フト素子部と同様にＭＯＳトランジスタのしきい値電圧
降下を利用した構成としてもよいし、ゲートで制御され
た拡散層のゲート端部の表面ブレークダウン電圧を用い
てもよいし、フィールド・トランジスタのパンチスルー
電圧を利用してもよい。更に実施例では、昇圧回路を説
明したが、降圧回路等、他の各種内部電圧発生回路に同
様に本発明を適用することができる。

【００３７】

【発明の効果】以上説明したように本発明によれば、内
部電圧発生回路の出力電圧を、プロセス変動等に伴う最
適動作電圧の変動に対応して最適状態に設定，固定し
て、所望の信頼性や回路性能を確保できるようにした半
導体集積回路装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＥＥＰＲＯＭの昇
圧回路部の構成を示す図。

【図２】本発明の第２の実施例に係るＥＥＰＲＯＭの昇
圧回路部の構成を示す図。

【図３】本発明の第３の実施例に係るＥＥＰＲＯＭの昇
圧回路部の構成を示す図。

【図４】本発明の第４の実施例に係るＥＥＰＲＯＭの昇
圧回路部の構成を示す図。

【図５】図４の入力パッド部の変形例を示す図。

【図６】本発明の第５の実施例に係るＥＥＰＲＯＭの昇
圧回路部の構成を示す図。

【図７】図１のリミッタ回路部の変形例を示す図。

【符号の説明】

１…昇圧回路、 ２…リミッタ回路、 ３…インバータ・バッファ、 １１，１２…ヒューズ、 ＭＩ1 ，ＭＩ2 …ｎチャネル，ＩタイプＭＯＳトランジ
スタ（レベルシフト用素子）、 Ｄ1 ，Ｄ2 …ｐｎ接合ダイオード（振幅制限用素子）、 Ｐ1 ，Ｐ2 …入力パッド（ボンディング・パッド）、 Ｍ11，Ｍ12，Ｍ21，Ｍ22…ＥＥＰＲＯＭセル。

Claims (2)

【特許請求の範囲】
1. 【請求項１】電源電圧とは異なる内部電圧を発生する内
   部電圧発生回路と、 この内部電圧発生回路の出力電圧の振幅を制限する振幅
   制限用素子と、 この振幅制限用素子に直列接続された少なくとも一つの
   レベルシフト素子と、 このレベルシフト素子の機能をオン，オフ制御して前記
   内部電圧発生回路の出力電圧から前記振幅制限素子によ
   り制限される電圧を下限として所望の設定電圧を得る制
   御手段と、 を備えたことを特徴とする半導体集積回路装置。
2. 【請求項２】電源電圧とは異なる内部電圧を発生する内
   部電圧発生回路と、 この内部電圧発生回路の出力電圧の振幅を制限する振幅
   制限用素子と、 この振幅制限用素子に直列接続された第１，第２のレベ
   ルシフト素子と、 前記第１のレベルシフト素子に並列接続されて、切断す
   ることにより第１のレベルシフト素子の機能を固定的に
   発揮させるヒューズと、 前記第２のレベルシフト素子に並列接続されて、作り付
   けの状態では電源投入によりオフ状態になり、オン状態
   に固定することにより第２のレベルシフト素子を固定的
   に短絡するスイッチ素子と、 を備えたことを特徴とする半導体集積回路装置。