JPH0563050B2 - - Google Patents
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- JPH0563050B2 JPH0563050B2 JP62087756A JP8775687A JPH0563050B2 JP H0563050 B2 JPH0563050 B2 JP H0563050B2 JP 62087756 A JP62087756 A JP 62087756A JP 8775687 A JP8775687 A JP 8775687A JP H0563050 B2 JPH0563050 B2 JP H0563050B2
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- input signal
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- switching
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、単一のトランジスタをスイツチン
グゲートとして用いたゲート回路に関する。
グゲートとして用いたゲート回路に関する。
従来、第６図のＡおよびＢに示すように、単一
のｎチヤネル型トランジスタ２またはｐチヤネル
型トランジスタ４を用いたゲート回路が用いられ
ている。
のｎチヤネル型トランジスタ２またはｐチヤネル
型トランジスタ４を用いたゲート回路が用いられ
ている。
第６図のＡに示すゲート回路では、クロツクパ
ルスφを用いてトランジスタ２を導通させ、その
導通時に入力信号Inを通過させ、通過させた入力
信号Inをインバータ６によつて反転させて出力
Opとして取り出すことができる。
ルスφを用いてトランジスタ２を導通させ、その
導通時に入力信号Inを通過させ、通過させた入力
信号Inをインバータ６によつて反転させて出力
Opとして取り出すことができる。
また、第６図のＢに示すゲート回路では、反転
クロツクパルスを用いてトランジスタ４を導通
させ、導通時に入力信号Inを通過させ、通過させ
た入力信号Inをインバータ６によつて反転させて
出力Opとして取り出すことができる。
クロツクパルスを用いてトランジスタ４を導通
させ、導通時に入力信号Inを通過させ、通過させ
た入力信号Inをインバータ６によつて反転させて
出力Opとして取り出すことができる。
ところで、第６図のＡに示すゲート回路を用い
た場合、トランジスタ２を通過した入力信号Inの
高(H)レベル区間がトランジスタ２の出力側におけ
るＰ点でトランジスタ２のスレツシヨルド電圧
VTHに基板バイアス効果を加えた分だけ低下し、
また、第６図のＢに示すゲート回路を用いた場
合、トランジスタ４を通過した入力信号Inの低(L)
レベル区間がトランジスタ４の出力側のＰ点でト
ランジスタ４のスレツシヨルド電圧VTHに基板バ
イアス効果を加えた分までしか下がらず、次段の
インバータ６の入力スレツシヨルド電圧の変動に
よつて誤動作を生じる場合がある。
た場合、トランジスタ２を通過した入力信号Inの
高(H)レベル区間がトランジスタ２の出力側におけ
るＰ点でトランジスタ２のスレツシヨルド電圧
VTHに基板バイアス効果を加えた分だけ低下し、
また、第６図のＢに示すゲート回路を用いた場
合、トランジスタ４を通過した入力信号Inの低(L)
レベル区間がトランジスタ４の出力側のＰ点でト
ランジスタ４のスレツシヨルド電圧VTHに基板バ
イアス効果を加えた分までしか下がらず、次段の
インバータ６の入力スレツシヨルド電圧の変動に
よつて誤動作を生じる場合がある。
そこで、この発明は、このような単一のトラン
ジスタを用いたゲート回路のゲート出力レベルを
補償して誤動作を防止しようとするものである。
ジスタを用いたゲート回路のゲート出力レベルを
補償して誤動作を防止しようとするものである。
この発明のゲート回路は、第１図ないし第３図
に例示するように、入力信号を受ける入力端子に
直列に接続されて前記入力信号を受けるとともに
ゲートにクロツクパルスを受けてスイツチング
し、そのスイツチングに応じて前記入力信号を通
過させる第１のトランジスタ２と、この第１のト
ランジスタの出力点と電源電圧点又は接地点との
間に接続されてゲートに前記クロツクパルスを受
けて前記第１のトランジスタと交互にスイツチン
グし、このスイツチングに応じて前記第１のトラ
ンジスタの導通時、前記第１のトランジスタの出
力点のレベルを電源電圧又は接地レベルに移行さ
せる第２のトランジスタ１０，１２と、前記入力
信号、前記第１及び第２のトランジスタの前記ス
イツチングに基づいて前記第１のトランジスタの
前記出力点に現れるスイツチング出力を反転させ
て取り出すインバータ６とを備えたことを特徴と
する。
に例示するように、入力信号を受ける入力端子に
直列に接続されて前記入力信号を受けるとともに
ゲートにクロツクパルスを受けてスイツチング
し、そのスイツチングに応じて前記入力信号を通
過させる第１のトランジスタ２と、この第１のト
ランジスタの出力点と電源電圧点又は接地点との
間に接続されてゲートに前記クロツクパルスを受
けて前記第１のトランジスタと交互にスイツチン
グし、このスイツチングに応じて前記第１のトラ
ンジスタの導通時、前記第１のトランジスタの出
力点のレベルを電源電圧又は接地レベルに移行さ
せる第２のトランジスタ１０，１２と、前記入力
信号、前記第１及び第２のトランジスタの前記ス
イツチングに基づいて前記第１のトランジスタの
前記出力点に現れるスイツチング出力を反転させ
て取り出すインバータ６とを備えたことを特徴と
する。
第１のトランジスタ（トランジスタ２）は、ス
イツチングゲートを構成し、スイツチング入力に
同期して入力信号Inを通過させる。
イツチングゲートを構成し、スイツチング入力に
同期して入力信号Inを通過させる。
そして、第２のトランジスタ（トランジスタ１
０）は、スイツチング入力に同期して導通し、第
１のトランジスタ２が導通する前に出力点Ｐのチ
ヤージを行い、入力信号InのＨレベルを補償す
る。
０）は、スイツチング入力に同期して導通し、第
１のトランジスタ２が導通する前に出力点Ｐのチ
ヤージを行い、入力信号InのＨレベルを補償す
る。
この結果、最適なレベルを持つ出力が取り出さ
れ、次段に設置されたインバータ６における入力
スレツシヨルド電圧の変動による誤動作が防止さ
れるのである。
れ、次段に設置されたインバータ６における入力
スレツシヨルド電圧の変動による誤動作が防止さ
れるのである。
第１図は、この発明のゲート回路の実施例を示
す。
す。
ゲート回路８には、入力信号Inをスイツチング
入力としてのクロツクパルスφに応じて通過させ
るスイツチングゲートとしての第１のトランジス
タ２およびその出力点Ｐのレベルを補償する第２
のトランジスタ１０が設置され、その出力側には
インバータ６が設置されている。すなわち、入力
信号を受ける入力端子に直列に接続された第１の
トランジスタ２は、ｎチヤネル型トランジスタで
構成されており、第２図のＡに示すゲートに加え
られるスイツチング入力としてのクロツクパルス
φに同期して第２図のＢに示すように導通、遮断
を行う。また、第２のトランジスタ１０は、ｐチ
ヤネル型トランジスタで構成されており、第２図
のＡに示すゲートに加えられるスイツチング入力
としてのクロツクパルスφに同期して第２図のＣ
に示すように交互に導通、遮断を繰り返す。
入力としてのクロツクパルスφに応じて通過させ
るスイツチングゲートとしての第１のトランジス
タ２およびその出力点Ｐのレベルを補償する第２
のトランジスタ１０が設置され、その出力側には
インバータ６が設置されている。すなわち、入力
信号を受ける入力端子に直列に接続された第１の
トランジスタ２は、ｎチヤネル型トランジスタで
構成されており、第２図のＡに示すゲートに加え
られるスイツチング入力としてのクロツクパルス
φに同期して第２図のＢに示すように導通、遮断
を行う。また、第２のトランジスタ１０は、ｐチ
ヤネル型トランジスタで構成されており、第２図
のＡに示すゲートに加えられるスイツチング入力
としてのクロツクパルスφに同期して第２図のＣ
に示すように交互に導通、遮断を繰り返す。
そこで、第２図のＤに示す入力信号Inが加えら
れると、クロツクパルスφによるトランジスタ２
の導通時、入力信号Inがトランジスタ２を通過す
る。このとき、出力点Ｐの電圧レベルは、その直
前のトランジスタ１０の導通によりＨレベルにチ
ヤージされており、トランジスタ２への入力信号
InがＨレベルの場合、トランジスタ２は導通せ
ず、結果として、入力信号InのＨレベルが出力点
Ｐに導通したことと同じになる。すなわち、第２
図において、時間T1，T5，T7ではトランジスタ
２の導通によつて出力点ＰのレベルがＬレベルに
なり、時間T2，T4，T6，T8では出力点Ｐのチヤ
ージが行われ、また、時間T3ではトランジスタ
２の非導通によるＨレベルの保持が行われる。こ
の結果、トランジスタ２の出力点Ｐのレベルは、
第２図のＥに示すように、インバータ６の入力ス
レツシヨルド電圧を十分に上回る値になり、実施
例では電源電圧VDDになる。
れると、クロツクパルスφによるトランジスタ２
の導通時、入力信号Inがトランジスタ２を通過す
る。このとき、出力点Ｐの電圧レベルは、その直
前のトランジスタ１０の導通によりＨレベルにチ
ヤージされており、トランジスタ２への入力信号
InがＨレベルの場合、トランジスタ２は導通せ
ず、結果として、入力信号InのＨレベルが出力点
Ｐに導通したことと同じになる。すなわち、第２
図において、時間T1，T5，T7ではトランジスタ
２の導通によつて出力点ＰのレベルがＬレベルに
なり、時間T2，T4，T6，T8では出力点Ｐのチヤ
ージが行われ、また、時間T3ではトランジスタ
２の非導通によるＨレベルの保持が行われる。こ
の結果、トランジスタ２の出力点Ｐのレベルは、
第２図のＥに示すように、インバータ６の入力ス
レツシヨルド電圧を十分に上回る値になり、実施
例では電源電圧VDDになる。
また、入力信号InがＬレベルの場合、出力点Ｐ
にトランジスタ１０の導通により与えられたＨレ
ベルは、トランジスタ２の導通によりＬレベルま
で降下される。
にトランジスタ１０の導通により与えられたＨレ
ベルは、トランジスタ２の導通によりＬレベルま
で降下される。
このようにトランジスタ１０の導通で十分に補
償された最適なレベルを持つ入力信号Inがゲート
回路８から出力されてインバータ６に加えられる
ので、インバータ６の誤動作を確実に防止でき、
インバータ６から第２図のＦに示すように、クロ
ツクパルスφに同期した反転出力Opが得られる
のである。
償された最適なレベルを持つ入力信号Inがゲート
回路８から出力されてインバータ６に加えられる
ので、インバータ６の誤動作を確実に防止でき、
インバータ６から第２図のＦに示すように、クロ
ツクパルスφに同期した反転出力Opが得られる
のである。
また、第３図に示すように、ｐチヤネル型の第
１のトランジスタ４と、その出力点Ｐのレベルを
プルダウンして補償するために、ｎチヤネル型の
第２のトランジスタ１２を接地側に置いてゲート
回路８を構成してもよく、このようにすれば、ト
ランジスタ４を通過した入力信号InのＬレベル区
間のレベルをインバータ６の入力スレツシヨルド
電圧を十分に下回る値、たとえば、接地レベルに
設定することができる。
１のトランジスタ４と、その出力点Ｐのレベルを
プルダウンして補償するために、ｎチヤネル型の
第２のトランジスタ１２を接地側に置いてゲート
回路８を構成してもよく、このようにすれば、ト
ランジスタ４を通過した入力信号InのＬレベル区
間のレベルをインバータ６の入力スレツシヨルド
電圧を十分に下回る値、たとえば、接地レベルに
設定することができる。
なお、複数のゲート回路を以て構成されるマル
チプレクサは、従来の場合、第４図に示すよう
に、各アナログスイツチ１４1，１４2…１４ｎに
インバータ６を接続して構成し、各アナログスイ
ツチ１４1〜１４ｎはそれぞれ２組のトランジス
タで構成するので、構成素子数はゲート数ｎの２
倍の2nとなる。これに対し、この発明のゲート
回路を用いてマルチプレクサを構成した場合に
は、第５図に示すように、各ゲートに単一のトラ
ンジスタ２1，２2…２ｎを設置するとともに、そ
の出力点Ｐのレベルを補償するための第２のトラ
ンジスタ１０を設置し、各トランジスタ２1，２2
…２ｎのゲートにクロツクパルスf1（φ）、f2（φ）
…fn（φ）、また、トランジスタ１０のゲートにチ
ヤージのためのクロツクパルスφを入力すればよ
い。この場合、トランジスタ２1，２2…２ｎは、
クロツクパルスφに同期して選択的に１つが導通
するようにする。このようなマルチプレクサによ
れば、構成素子数がゲート数ｎに補償用のトラン
ジスタ１０を加えた（ｎ＋１）個となつて大幅に
削減されるのである。
チプレクサは、従来の場合、第４図に示すよう
に、各アナログスイツチ１４1，１４2…１４ｎに
インバータ６を接続して構成し、各アナログスイ
ツチ１４1〜１４ｎはそれぞれ２組のトランジス
タで構成するので、構成素子数はゲート数ｎの２
倍の2nとなる。これに対し、この発明のゲート
回路を用いてマルチプレクサを構成した場合に
は、第５図に示すように、各ゲートに単一のトラ
ンジスタ２1，２2…２ｎを設置するとともに、そ
の出力点Ｐのレベルを補償するための第２のトラ
ンジスタ１０を設置し、各トランジスタ２1，２2
…２ｎのゲートにクロツクパルスf1（φ）、f2（φ）
…fn（φ）、また、トランジスタ１０のゲートにチ
ヤージのためのクロツクパルスφを入力すればよ
い。この場合、トランジスタ２1，２2…２ｎは、
クロツクパルスφに同期して選択的に１つが導通
するようにする。このようなマルチプレクサによ
れば、構成素子数がゲート数ｎに補償用のトラン
ジスタ１０を加えた（ｎ＋１）個となつて大幅に
削減されるのである。
以上説明したように、この発明によれば、入力
信号を通過させる第１のトランジスタはクロツク
パルスによつて導通、遮断を繰り返し、その出力
点と高電位点又は接地電位点との間に設置された
第２のトランジスタはクロツクパルスに同期して
第１のトランジスタと交互に導通、遮断を繰り返
すので、第１のトランジスタの出力点の電位は第
２のトランジスタによつて電源電圧又は接地レベ
ルに移行される結果、論理レベルがインバータ側
に入力レベルに確実に対応させることができ、論
理動作の信頼性を高めることができる。
信号を通過させる第１のトランジスタはクロツク
パルスによつて導通、遮断を繰り返し、その出力
点と高電位点又は接地電位点との間に設置された
第２のトランジスタはクロツクパルスに同期して
第１のトランジスタと交互に導通、遮断を繰り返
すので、第１のトランジスタの出力点の電位は第
２のトランジスタによつて電源電圧又は接地レベ
ルに移行される結果、論理レベルがインバータ側
に入力レベルに確実に対応させることができ、論
理動作の信頼性を高めることができる。
第１図はこの発明のゲート回路の実施例を示す
回路図、第２図は第１図に示したゲート回路の動
作を示す図、第３図はこの発明のゲート回路の他
の実施例を示す回路図、第４図は従来のマルチプ
レクサを示す回路図、第５図はこの発明のゲート
回路を用いたマルチプレクサを示す回路図、第６
図は従来のゲート回路を示す回路図である。 ２，４……第１のトランジスタ、６……インバ
ータ、１０，１２……第２のトランジスタ。
回路図、第２図は第１図に示したゲート回路の動
作を示す図、第３図はこの発明のゲート回路の他
の実施例を示す回路図、第４図は従来のマルチプ
レクサを示す回路図、第５図はこの発明のゲート
回路を用いたマルチプレクサを示す回路図、第６
図は従来のゲート回路を示す回路図である。 ２，４……第１のトランジスタ、６……インバ
ータ、１０，１２……第２のトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を受ける入力端子に直列に接続され
て前記入力信号を受けるとともにゲートにクロツ
クパルスを受けてスイツチングし、そのスイツチ
ングに応じて前記入力信号を通過させる第１のト
ランジスタと、 この第１のトランジスタの出力点と電源電圧点
又は接地点との間に接続されてゲートに前記クロ
ツクパルスを受けて前記第１のトランジスタと交
互にスイツチングし、このスイツチングに応じて
前記第１のトランジスタの導通時、前記第１のト
ランジスタの出力点のレベルを電源電圧又は接地
レベルに移行させる第２のトランジスタと、 前記入力信号、前記第１及び第２のトランジス
タの前記スイツチングに基づいて前記第１のトラ
ンジスタの前記出力点に現れるスイツチング出力
を反転させて取り出すインバータと、 を備えたことを特徴とするゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8775687A JPS63253718A (ja) | 1987-04-09 | 1987-04-09 | ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8775687A JPS63253718A (ja) | 1987-04-09 | 1987-04-09 | ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253718A JPS63253718A (ja) | 1988-10-20 |
| JPH0563050B2 true JPH0563050B2 (ja) | 1993-09-09 |
Family
ID=13923788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8775687A Granted JPS63253718A (ja) | 1987-04-09 | 1987-04-09 | ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253718A (ja) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109041A (en) * | 1978-02-14 | 1979-08-27 | Sumitomo Metal Ind Ltd | Electroslag welding method for thick metal |
| JPS5746535A (en) * | 1980-09-05 | 1982-03-17 | Toshiba Corp | Mos type circuit |
| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
| JPS57113625A (en) * | 1980-12-29 | 1982-07-15 | Nec Corp | Input circuit |
| JPS58207726A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 半導体回路 |
| JPS5937897A (ja) * | 1982-08-25 | 1984-03-01 | Toshiba Corp | 誘導電動機の制御装置 |
| JPS6130811A (ja) * | 1984-07-23 | 1986-02-13 | Oki Electric Ind Co Ltd | スイツチ入力回路 |
| JPS61247122A (ja) * | 1985-04-23 | 1986-11-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | プリチヤ−ジ回路 |
| JPS6393217A (ja) * | 1986-10-07 | 1988-04-23 | Fuji Electric Co Ltd | アナログスイツチ回路 |
-
1987
- 1987-04-09 JP JP8775687A patent/JPS63253718A/ja active Granted
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109041A (en) * | 1978-02-14 | 1979-08-27 | Sumitomo Metal Ind Ltd | Electroslag welding method for thick metal |
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| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
| JPS57113625A (en) * | 1980-12-29 | 1982-07-15 | Nec Corp | Input circuit |
| JPS58207726A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 半導体回路 |
| JPS5937897A (ja) * | 1982-08-25 | 1984-03-01 | Toshiba Corp | 誘導電動機の制御装置 |
| JPS6130811A (ja) * | 1984-07-23 | 1986-02-13 | Oki Electric Ind Co Ltd | スイツチ入力回路 |
| JPS61247122A (ja) * | 1985-04-23 | 1986-11-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | プリチヤ−ジ回路 |
| JPS6393217A (ja) * | 1986-10-07 | 1988-04-23 | Fuji Electric Co Ltd | アナログスイツチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63253718A (ja) | 1988-10-20 |
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