JPH05508978A - ディジタルスイッチングマトリクスメモリの制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ディジタルスイッチングマトリクスメモリの制御方法 本発明は、ディジタルスイッチングマトリクスメモリの制御方法に関する。この スイッチングマトリクスメモリにより通信装置の加入者間の接続が空間一時間交 換方式に従い形成され得る。

スイッチングマトリクスメモリのこの形式は例えば、ディジタル信号路貫通接続 機能を備えた通信装置のスイッチングマトリクスに使用される。この通信装置の 加入者は入力および出力線路を介して加入者装置のスイッチングマトリクスメモ リと接続されている。入力および出力線路は時分割多重方式で作動される。各加 入者に対して接続の際に、入力線路のそれぞれ１つのタイムスロットがスイッチ ングマトリクスメモリの入力チャネルとして割り当てられ、このタイムスロット 上で加入者は送信することができ、また出力線路の１つのタイムスロットがスイ ッチングマトリクスメモリの出力チャネルとして割り当てられる。このタイムス ロット上で加入者は受信することができる。スイッチングマトリクスメモリは通 常、入力チャネル毎に１つのメモリロケーションを含んでいる。このメモリロケ ーションの桁数は、例えばＰＣＭ符号化音声伝送の場合８ビツトを伝送すること ができる。

入力チャネルとスイッチングマトリクスメモリロケーション間の割り当てはこの スイッチングマトリクスメモリの場合、入力チャネルとスイッチングマトリクス メモリロケーションの同時のアドレシングにより設定される。スイッチングマト リクスメモリロケーションと出力チャネル間の選択自由な配属により入力チャネ ルと１つまたは複数の出力チャネル間の任意の接続路の“貫通接続”が可能にな る。

このように接続されたスイッチングマトリクスメモリはその構成から、いわゆる “ポイント　トウ　ポイント”接続、すなわち２つの加入者を相互に接続するこ とを可能にする。しかしこのような通信装置が音声通信の他にデータ通信にも使 用されると、通信装置に対して当該の接続形式の他に、いわゆるマルチポイント 接続が非常に要求される。

音声通信から会議接続としてのマルチポイント接続が公知である。この会議接続 には複数の加入者が参加することができる。この音声会議接続は、スイッチング マトリクス外にある外部の特別会議回路により実現される。この会議回路では複 数の発言加入者の純粋な信号重畳の他に、対数符合化されたＰＣＭ信号を付加的 に歪なしで信号重畳するために線形化も行わなければならない。

データ通信に対するマルチポイント接続（データ会議接続とも称される）は同様 に前記のような外部会議回路により達成される。この会議回路は線形化素子なし でも機能する。従来使用されたいたデータ会議回路は、会議に参加するすべての 加入者のデータ結合が、すべての加入者が実際に同時に送信する加入者であるか のように実行されるように構成されている。すなわち、データ会議回路に対して 、音声会議回路と同じように同一条件が仮定された。

前記２つの会議回路の形式は、複数の送信加入者の入力信号から実質的に共通の 信号が形成される点で同じである。この共通の信号は会議接続に参加するすべて の加入者によって受信することができる。この形式の会議接続の欠点は外部会議 回路を設けなければならないことであり、設けられた会議回路の数により同時に 可能な会議接続の数が制限され、この会議回路の入力側の数により会議に参加可 能な加入者の数が制限されることである。

本発明の課題は、データ会議接続に対する制限のない方法を提供することである 。

この課題は本発明により、請求の範囲第１項記載の方法によって解決される。

スイッチングマトリクスメモリのすべての入力チャネル毎に、スイッチングマト リクスメモリロケーションへの選択自由な割当てがなされる。これによりデータ 会議接続を次のようにして形成することができる。

すなわち、データ会議接続に参加する複数に送信資格のある加入者が共通のスイ ッチングマトリクスメモリロケーションに割り当てられるようにして形成するこ とができる。データ会議への加入者の最大数は存在する入力チャネルの数に相応 する。同時に可能なデータ会議の最大数は使用されるスイッチングマトリクスメ モリロケーションの数に相応する。

空間一時間交換方式に従い動作する公知のスイッチングマトリクスメモリは入力 データを既にメモリに存在するデータと結合することができない、この特性はこ れまで、上記の形式の割当てを阻止していた０本発明は、データ会議接続の際に は加入者相互の物理的接続の他にデータ伝送プロトコルも使用されるという知識 を利用するものである。このプロトコルは特に、いつどの加入者がデータ会議接 続に送信できるかを設定する。

正規のデータ伝送フェーズではデータ会議接続に参加する送信資格のある加入者 のうち１人の加入者だけが送信するから、この送信加入者は特別に取り扱われこ の加入者のデータのみが共通のスイッチングマトリクスメモリに書き込まれ得る 。送信加入者を送信資格加入者に対して特別に取り扱うことにより、公知のスイ ッチングマトリクスメモリの上記の特性は作用しない。というのは、データの結 合が必要ないからである。

本発明の方法に対しては、２人の加入者間の音声ま特表千５−５０８９７８　（ ３） たはデータ接続はデータ会議接続の特別例となる。このような接続においては通 常、各伝送装置毎に１つのスイッチングマトリクスメモリロケーションが使用さ れ、このロケーションへそれぞれ１人の加入者が送信し、他の加入者はこのロケ ーションからのみ受信する。

このことは本発明の見地からは、各伝送装置ごとに１つのデータ会議接続が存在 し、このデータ会議接続ではそれ以上の参加加入者がいないので、１人の加入者 の１つの入力チャネルのみが共通のスイッチングマトリクスメモリロケーション に割り当てられることを意味するだけである。

従い本発明の方法は、空間一時間交換方式で動作するスイッチングマトリクスを 有する通信装置において、加入者がデータ会議に参加するか否かに依存しないで 使用することができる。

本発明の方法の第１の実施例では、その送信データが休止状態と異なる、データ 会議接続の加入者は送信加入者として取り扱われる。

この休止状態とは、すべてのデータ伝送方式において存在し、区別するのに利用 できる状態である。加入者が実際に送信することができるかどうかの決定は、使 用される伝送プロトコルに公知のように任せられる。

本発明の別の実施例では、最初に休止状態から異なる送信データを有する加入者 だけが送信加入者として取り扱われ、この加入者はその送信データが再び休止状 態に相応するまで送信加入者に留まる。

この発展形態により、加入者の送信データだけが休止状態から異なることをそれ 自体保証できない衝突解決伝送プロトコルの際に、送信加入者のデータのみが共 通のスイッチングマトリクスメモリロケーションに書き込まれるようになる。

有利には送信加入者は、スイッチングマトリクスメモリロケーションへの書き込 みを制御する書き込み制御部により定められる。この書き込み制御部は、送信加 入者を識別したときに書き込み制御信号をスイッチングマトリクスメモリに送出 する。

この書き込み制御部には送信加入者を検出するために必要な方法ステップがまと められている。入力チャネルとスイッチングマトリクスメモリロケーションとの 接続の直接制御は必要ない、１つの共通のスイッチングマトリクスメモリロケー ションに配属されたすべての加入者の送信データは常にスイッチングマトリクス メモリロケーションまで貫通接続することができる。

書き込み制御信号によって初めて、それぞれの送信加入者のデータのみが、スイ ッチングマトリクスメモリロケーションに書き込まれるように取り扱われる。

本発明の方法の別の発展形態では、書き込み制御部は加入者の入力チャネルに休 止状態から異なるデータ内容を識別した際に書き込み制御信号をスイッチングマ トリクスメモリに送出する。

この形式の識別の際には、その送信データが休止状態から異なるすべての加入者 が送信加入者として取り扱われる。この加入者は例えば衝突解決プロトコルに対 して次のようにして制限され得る。すなわち、共通のスイッチングマトリクスメ モリロケーションが他の加入者により占有されていないときに、すなわち他の加 入者のデータが共通のスイッチングマトリクスメモリロケーションに書き込まれ ていないとき、書き込み制御部が書き込み制御信号を送出することにより制限さ れ得る。従い加入者のデータは、当該加入者がスイッチングマトリクスメモリロ ケーションを最初の加入者として占有するか、または既に占有しているときにの みスイッチングマトリクスメモリロケーションに書き込まれ得る。

スイッチングマトリクスメモリロケーションのメモリ内容を休止状態にもたらす ために本発明の有利な実施例では、送信加入者の休止状態への移行を識別した際 にも、書き込み制御部から書き込み制御信号が送出される。

これにより、メモリ内容として送信加入者の最後のデータ内容が残ることが回避 される。スイッチングマトリクスメモリロケーションでの休止状態は、データ伝 送自体により制御されない付加的手段なしで、例えばフレーム同期リセットなし で達成され得る。

休止状態への移行の識別は次のようにして簡単化できる、すなわち、送信加入者 を表す基準が入力チャネルの個別メモリに記憶され、その内容が書き込み制御部 により評価されるようにびて簡単化される。

この送信加入者を表す基準は書き込み制御部により形成することができる。評価 の際には、入力チャネル個別メモリの内容と他の加入者の瞬時の識別子との比較 が、休止状態への移行が存在するか否かに基づいて行われ得る。

スイッチングマトリクスメモリロケーションの送信加入者による占有の識別は次 のようにして簡単化できる。すなわち、スイッチングマトリクスメモリロケーシ ョンの送信加入者による占有を表す基準をスイッチングマトリクスメモリロケ− シコン個別メモリにファイルし、書き込み制御部により評価するのである。

この基準も書き込み制御部により形成することがでとる。評価の際には、スイッ チングマトリクスメモリロケーション個別メモリの内容と送信加入者の瞬時の識 別子との比較が、当該加入者がスイッチングマトリクスメモリロケーションを占 有してもよいか否かに基づいて行われ得る。

有利には入力チャネルのスイッチングメモリロケーションへの割当ては、入力チ ャネルによりアドレシング可能な共通の接続メモリの内容により行われる。この 接続メモリはスイッチングマトリクスメモリをアドレシングする。

この接続メモリにより簡単に、データ会議接続の任意の数の加入者が共通のスイ ッチングマトリクスメモリロケーションに割り当てられ得、同時に任意の数のデ ータ会議が存在し得る。というのは、各人力チャネル毎に加入者がどの接続に参 加するかが専ら、接続メモリにファイルされたスイッチングマトリクスメモリロ ケーションアドレスにより定められるからである。

本発明を以下図面に基づき詳細に説明する。

図１は、従来技術によるスイッチングマトリクスのブロック回路図、 図２は、本発明の第１の実施例によるスイッチングマトリクスのブロック回路図 、 図３は、書き込み制御部の第１の実施例、図４は、図２のスイッチングマトリク スにおける図３の書き込み制御部によるスイッチングマトリクスメモリロケーシ ョン占有の経過に対する時間線図、図５は、本発明の第２の実施例によるスイッ チングマトリクスのブロック回路図、 図６は、図５の書き込み制御部に対する回路図である。

図１には従来技術による通信装置のスイッチングマトリクスのブロック回路図が 示されている。加入者が時分割多重方式で接続される入力線路ＩＯから■７は直 列−並列変換器およびマルチプレクサ（Ｓ／Ｐ）１０と接続されている。この変 換器はすべての入力線路ＩＯ〜Ｉ７のシリアルデータを８ビット幅のパラレルデ ータに変換する。このパラレルデータは入力データ線路ＤｉＯ−Ｄｉ７を介して スイッチングマトリクスメモリ（ＳＭ）１２に供給される。このスイッチングマ トリクスメモリ１２は各入力チャネル毎に１つのスイッチングマトリクスメモリ ロケーシヨンを含んでいる。このスイッチングマトリクスメモリ１２のスイッチ ングマトリクスメモリロケーションは直列−並列変換器およびマルチプレクサ１ ｏと共通してＭｌの巡回カウンタ（ＣＴＲ）によりアドレスＡＤｉでアドレシン グされる。

各アドレス変化に同期してこの巡回カウンタ１４は制御線路ＷＲを介して書き込 み制御信号を送出する。

この書き込み制御信号により入力データ線路ＤｉＯ〜Ｄｉ７上のデータＤｉが、 それぞれのアドレスＡＤｉによりアドレッシングされたスイッチングマトリクス メモリロケーションに書き込まれる。直列−並列変換器およびマルチプレクサ１ ４とスイッチングマトリクスメモリロケーションとの共通のアドレシングにより 、入力チャネルとスイッチングマトリクスメモリロケーションとの固定的配属関 係が得られる。

スイッチングマトリクスメモリロケーションは出力データ線路ＤｏＯ〜Ｄｏ７を 介して読み出すことができる。ｆｉ列列置直列変換器よびデマルチプレクサ（Ｐ ／５）１６によりこれらのデータは再び時分割多重方式で動作する出力線路００ 〜０３に分配される。これらの出力線路から接続された加入者は再び受信するこ とができる。この並列／直列変換器およびデマルチプレクサ１６はｊ［２の巡回 カウンタ（ＣＴＲ）１８によりアドレスＡＤｏでアドレシングされる。このアド レスＡＤｏは同時に接続メモリ（ＣＭ）２０に供給される。この接続メモリの出 力データＡＤｍによりスイッチングマトリクスメモリ１２は読み出しのためにア ドレシングされる。この接続メモリ２０は各出力チャネル毎にメモリロケーショ ンを含んでおり、このメモリロケーションにスイッチングマトリクスメモリロケ ーションのアドレスを記憶することができる。接続メモリ２０のこのデータ内容 により、スイッチングマトリクスメモリロケーションひいては入力チャネルと出 力チャネルとの選択自由な割り当てが達成される。

巡回カウンタ１８は各アドレス変化に同期して読み出し制御信号ＲＤをスイッチ ングマトリクスメモリ１２に送出する。このスイッチングマトリクスメモリによ り印加されるアドレスＡＤｍが引き継がれる。同期化、クロック発生および接続 メモリの調整に用いるスイッチングマトリクスの回路部分はブロック図には詳細 に示されていない、というのはこれらの構成は公知であり、本発明の説明には必 要ないからである。

図２には、本発明のｊｌ１２の実施例によるスイッチングマトリクスのブロック 回路図が示されている０図１に既に存在する回路部分には同じ参照番号が付され ている。

第１の巡回カウンタ１４からスイッチングマトリクスメモリへのアドレスＡＤｉ の接続路に付加的に第２の接続メモリ（ＣＭ）２２が挿入されている。この接続 メモリは各人力チャネル毎に１つのメモリロケーションを含んでいる。この接続 メモリ２２の出力データＡＤｎによりスイッチングマトリクスメモリ１２はアド レシングされる。この接続メモリの内容は入力チャネルに割り当てられたスイッ チングマトリクスメモリロケーションアドレスである。このアドレスは図示しな い接続路を介して通信装置の制御のために書込むことができる。

接続メモリロケーションの内容は任意にすることができるから、共通のスイッチ ングマトリクスメモリロケーションを複数の加入者ないし入力チャネルに割り当 てることは、複数の接続メモリロケーションに同じスイッチングマトリクスメモ リロケーションアドレスを記録することにより可能である。

このスイッチングマトリクスメモリロケーションが通信装置の制御部により、当 該加入者の出力チャネルに対する接続メモリ２０にも記録されれば、スイッチン グマトリクスメモリロケーションに記録されているデータも加入者によって再び 受信可能である。

送信加入者を特別に取り扱うために、入力データ線路ＤｉＯ〜Ｄｉ７には付加的 な書込み制御部（ＳＴＣ）２４が接続されている。この書込み制御部も巡回カウ ンタ１４からスイッチングマトリクスメモリ１２への制御ｊＪｉｊ＆Ｗ　Ｒの接 続を遮断する。この書込み制御部により送信資格のある加入者と送信している加 入者との区別が行われる。後でさらに説明する書込み制御部２４はスイッチング マトリクスメモリ１２に、当該制御部が休止状態からの変化ないし休止状態への 移行を検出する際に書込み制御信号を制御線路ＷＲｉを介して送出する。この休 止状態への変化を簡単に検出できるように、書込み制御部２４は付加的に信号線 路ＳＴＩおよびＳＴＯを介して接続メモリ２２と接続されている。この２つの信 号線路を介して、休止状態からの変化を指示する基準が書込み制御部２４から接 続メモリ２２へ送出され、後の時点で評価するために再び読み出される。これは 各接続メモリロケーションの付加的記憶個所に入力チャネル毎に個別に記憶する ためである。

書込み制御部２４の機能を以下図３に基づき詳細に説明する。

ＮＡＮＤゲート３０は、入力データ線路ＤｉＯ〜Ｄ１７のデータ内容が休止状態 から変化することを識別するための比較装置として用いる。

休止状態はこの実施例では、すべての入力データ線路に対して論理″１″をとる 。これは１６進法で表せば”ＦＦＨ”ｉ、：相応ｔ６．．：（７）ＮＡＮＤゲー ト３０（７）出力側ＤＡＴは、入力データ線路ＤｉＯ〜Ｄｉ７の少な（とも１つ がこの休止状態と異なる状態をとるとき常に論理″１″となる。出力側ＤＡＴは 信号線路ＳＴＯと接続されており、その状態は休止状態からの変化を表す基準と して接続メモリ２２に、入力チャネル毎に記憶するために供給される。

比較的後の時点で、接続メモリ２２における入力チャネルに個別のメモリ内容は 再び、信号線路ＳＴＩを介して書き込み制御部から問い合わされる。ＯＲゲート ３２では信号線路ＳＴＩの状態がＮＡＮｐゲート３０の出力ＤＡＴの瞬時の状態 と結合される。このＯＲゲート３２の出力は次の場合に“１”である、すなわち 、入力データ線路ＤｉＯ＝Ｄｉ７の瞬時状態が休止状態から変化する、すなわち ＮＡＮＤゲート３０の出力ＤＡＴが１″であるとき、または先行する時点でちょ うどアドレシングされた入力チャネル毎に休止状態から変化したとき、すなわち 信号線路ＳＴＩの状態が論理″１“であるときにＯＲゲートの出力はｌ”である 、ＯＲゲート３２の出力側はＡＮＤゲート３４の入力側と接続されている。この ＡＮＤゲートの第２の入力側は制御線路ＷＲと接続されている。このＡＮＤゲー トにより、ＯＲゲート３２の２つの条件のうち少な（とも１つが満たされたとき 、アドレス変化に同期する書き込み制御信号が制御線路ＷＲｉに送出される。

このようにしてそのデータ内容が休止状態から変化しないすべての加入者が送信 資格のある加入者として取り扱われる。加入者のデータは入力データ線路ＤｉＯ 〜Ｄｉ７を介してスイッチングマトリクスメモリに発生する。しかし書き込み制 御信号は制御線路ＷＲｉに形成されない、データ内容が休止状態と異なる加入者 は送信加入者として取り扱われ、そのデータは制御線路ＷＲｉの書き込み制御信 号によりスイッチングマトリクスメモリに書き込まれる。

図４には、図３の書き込み制御部を有する、図２のスイッチングマトリクスでの スイッチングマトリクスメモリロケーション占有の経過に対するタイムチャート が示されている。

アドレスＡＤ　ｉ、ＡＤｎ、ＡＤｍ、ＡＤｏおよび入出力データＤｉとＤＯ並び にＡＤｎないしＡＤｍによりアドレシングされるスイッチングマトリクスメモリ ロケーションのデータ内容りは１６進法で表されている。横軸には、時分割多重 フレームｎのシーケンスがプロットされている。このシーケンス内で巡回カウン タ１４．１８はそれぞれＯからその最大計数状！ａＩＦＦＨまでスイッチングマ トリクスメモリ１２をアドレシングする。タイムチャートには簡単化のためデー タ会議に参加する２つの入力チャネルないし２人の加入者に対する状態のみが示 されている。

接続メモリ２２（図２）では、アドレスＡＤｉ−０２０Ｈと０５０Ｈを有する２ つの入力チャネルに対してスイッチングマトリクスメモリロケーションアドレス ＡＤｎ÷０４５Ｈが記録される。従い２つの入力チャネルは１つの共通のスイッ チングマトリクスメモリロケーションに割り当てられる。第１のフレームｎでは この２つの入力チャネル並びにスイッチングマトリクスメモリロケーションＤ４ ５のデータＤｉの内容は休止状１１″ＦＦＨ“に相応する。出力ＤＡＴ　（ＮＡ ＮＤゲート３０、図３）と書き込み制御部２４（図３）の信号線路ＳＴＯは非作 動′０“である、なぜならデータ内容Ｄｉが休止状態から変化しないがらである 。

信号線路ＳＴＩ上の論理“０”状態が示すように、先行する時分割多重フレーム にも休止状態からの変化は存在しなかった。

従い信号線路Ｗ　Ｒｉには書き込み制御信号は形成されない。２つの入力チャネ ルがらのアドレスＡ　Ｄ　ｎ　−０４５Ｈによりアドレシングされたスイッチン グマトリクスメモリロケーションＤ４５の内容は変化せず、休止状態“ＦＦＨ” のままである。

スイッチングマトリクスメモリの出力側に対しては、アドレスＡＤｏ−０２１Ｈ と０５１Ｈを有する２つの出力チャネルに対するのと同様に、スイッチングマト リクスメモリロケーションアドレスＡＤｍ−０４５Ｈが接続メモリ２０（図２） に記録される。

特表千５−５０８９７８　（６） 出力データＤＯとしてこの時分割多重フレームでは２つの出力チャネル毎に休止 状態″ＦＦＨ”が制御線路ＲＤ上の読出し制御信号により読出される。

後続の時分割多重フレームｎ＋１では、伝送プロトコルにより制御された加入者 のデータ伝送が開始される。そのためにアドレスＡＤｉ＝０２０Ｈを有する入力 チャネルの入力データＤｉは値″０９Ｈ“をとる。

このアイドル状態から変化するデータ内容により出力ＤＡＴおよび書込み制御部 の制御線路ＳＴＯは論理“１”となる、このようにしてアドレス変化に同期する 書込み制御信号が制御線路ＷＲ４に形成され、データがスイッチングマトリクス メモリスペースＤ４５に書込まれる。同時に、アイドル状態からの変化を指示す る信号線路ＳＴＯ上の基準が接続メモリ２２（図２）の付加的記憶個所に書込ま れる０次いでスイッチングマトリクスメモリＤ４５の内容は２つの出力チャネル に出力することができる。

これに続く時分割多重フレームｎ＋２では、アドレスＡＤｉ＝０２０Ｈを有する 入力チャネルの入力データが値“０３４Ｈ”に変化する。このデータのスイッチ ングマトリクスメモリスペースＤ４５に引き渡される。

信号線路ＳＴＩの状態は、先行する時分割多重フレームｎ＋１でアドレスＡＤｉ ＝０２０Ｈを有する入力チャネルのデータがアイドル状態から変化したことを初 めて指示する。

後続の時分割多重フレームｎ＋３ではこの情報が利用される。アドレスＡＤｉ＝ ０２０Ｈを有する入力チャネルのデータ内容Ｄｉはアイドル状態へ変化し、デー タ伝送が終Ｔする。出力ＤＡＴおよび書き込み制御部２４（図３）の信号線路Ｓ ＴＯは、入力チャネルのこのデータ内容の際にはもはや”１”でない。書き込み 制御部は信号線路ＳＴＩの状態に基づきさらに書ぎ込み制御信号を制御線路ＷＲ ｉに送出する。というのはアイドル状態への変化が存在するからである。この書 き込み制御信号により入力データのアイドル状態がスイッチングマトリクスメモ リスペースＤ４５に書き込まれる。同時に信号線路ＳＴＩの状態は、接続メモリ の付加的記憶個所に記録される。

時分割多重フレームｎ＋４では再び、時分割多重フレームｎに相応するアイドル 状態に達する。

図５には本発明の第２の実施例を備えたスイッチングマトリクスのブロック回路 図が示されている。この実施例では付加的に、スイッチングマトリクスメモリス ペースの占有が加入者により評価される。

そのために図２と異なる書き込み制御部５０はスイッチングマトリクスメモリ１ ２への、ないしからの付加的信号線路ＭＳＯとＭＳＩを有する。これらの信号線 路を介してスイッチングマトリクスメモリスペースの占有を指示する基準が制御 部５０からこの記憶個所に書き込まれ、再び読み出される。この基準は各スイッ チングマトリクスメモリスペースの付加的記憶個所に記憶される。

書き込み制御部５０の機能を図６に示された真理表に基づいて説明する。

アイドル状態はこの実施例でもすべての入力データ線路に対して論理“１″をと る。これは１６進法で表すとＤｉに対して“ＦＦＨ”に相応する。

Ｍ１列ａでは入力データ線路Ｄ１はアイドル状態″ＦＦＨ”である。書き込み制 御部の５０の信号線路ＳＴＩは論理“０″の状態を有する。この状態は入力デー タが先行する時分割多重フレームでアイドル状態から変化しなかったことを指示 する。信号線路ＭＳＩには同様に論理“Ｏ“が出力される。これはちょうどアド レシングされているスイッチングマトリクスメモリスペース（ＡＤｎ、図５）が 入力チャネルにより占有されていないことを指示する。従いこの列では、データ 伝送はアイドル状態であり、接続される入力チャネルもアイドル状態であり、ス イッチングマトリクスメモリスペースは入力チャネルにより占有されていない、 入力線路のこの状態に基づき書き込み制御部５０は信号線路ＳＴ○およびＭＳＯ 並びに制御線路ＷＲｉに論理“Ｏｎを送出する。

第２列すでは入力データ線路Ｄｉは引続きアイドル状態“ＦＦＨ″である。書き 込み制御部５０の信号線路ＳＴＩは論理状ｌｌ″Ｏ″を有し、これは先行する時 分割多重フレームで入力データがアイドル状態から変化しなかったことを指示す る。これに対して信号線路ＭＳＩには論理“ｌ”が印加される。これは、ちょう どアドレシングされているスイッチングマトリクスメモリスペース（Ａ　Ｄ　ｎ 、図５）が入力チャネルにより占有されていることを指示する。この列では、入 力チャネルのデータはアイドル状態であり、スイッチングマトリクスメモリスペ ースは他方の入力チャネルからデータ伝送に使用される、すなわち占有される。

入力線路のこの状態に基づき書と込み制御部５０は信号線路ＳＴＯとＭＳＯ並び に制御線路ＷＲｉに論理″０′″を送出する。

第３列Ｃでは入力データ線路Ｄｉがアイドル状態から変化する（≠ＦＦＨ）、書 き込み制御部５０の信号線路ＳＴ）は論理状態″０″を有する。これは、入力デ ータが先行する時分割多重フレームでアイドル状態から変化しなかったことを指 示する。これに対して信号線路ＭＳＩには論理″１″が印加される。これはちょ うどアドレシングされているスイッチングマトリクスメモリスペース（ＡＤｎ、 図５）が入力チャネルにより占有されていることを指示する。この列では、入力 チャネルはスイッチングマトリクスメモリスペースを占有しようと試みる、すな わちデータ伝送を開始しようとする。信号線路ＭＳＩは論理“１″であり、これ に対して信号線路ＳＴＩは論理“Ｏ”である事実に基づき書き込み制御部は、ス イッチングマトリクスメモリスペースが占有されているが、この占有は当該の入 力チャネルによるものではないことを識別する。というのはこの入力チャンネル は先行する時分割多重フレームでアイドル状態から変化しなかったからである。

このように他の入力チャネルが共通のスイッチングマトリクスメモリスペースを 占有しているので、書き込み制御部５０は信号線路ＳＴＯとＭＳＯ並びに制御線 路ＷＲ４に論理″０″を送出する。

第４列ｄでは入力データ線路Ｄｉはアイドル状態から変化する（≠ＦＦＨ）、書 き込み制御部５０の信号線路ＳＴＩは論理状態“Ｏ＃を有する。この状態は、入 力データが先行する時分割多重フレームでアイドル状態から変化しなかったこと を指示する。信号線路ＭＳＩも同様に論理“０″である。これはちょうどアドレ シングされているスイッチングマトリクスメモリスペース（ＡＤｎ、図５）が入 力チャネルにより占有されていないことを指示する。この列では、入力チャネル はスイッチングマトリクスメモリスペースを占有しようとする、すなわちデータ 伝送を開始しようとする。

信号線路ＭＳＩが論理″０′である事実から、書き込み制御部はスイッチングマ トリクスメモリスペースが占有されていないことを識別する。他の入力チャネル が共通のスイッチングマトリクスメモリスペースを占有していないでの、書き込 み制御部５０は信号線路ＳＴｏとＭＳＯに論理“ｌ”を送出し、制御線路ＷＲｉ には制御線路ＷＲに相応の書き込み制御信号を送出する。データ伝送は開始する ことができる。

第５列ｅでは入力データ線路Ｄｉはアイドル状態から変化する（≠ＦＦＨ）、書 き込み制御部５０の信号線路ＳＴＩは論理状態″ｌ”を有しており、これは入力 データが先行する時分割多重フレームでアイドル状態から変化したことを指示す る。信号線路ＭＳＩには同様に論理″１“が印加される。これはちょうどアドレ シングされているスイッチングマトリクスメモリスペース（ＡＤｎ、図５）が入 力チャネルにより占有されていることを指示する。この列では、入力チャネルは スイッチングマトリクスメモリスペースの占有を続ける、すなわちデータ伝送を 続ける。信号線路ＭＳＩとＳＴＩが論理”１”である事実に基づき書き込み制御 は、スイッチングマトリクスメモリスペースが占有されており、この占有はちょ うど接続されている入力チャネルにより行われたものであることを識別する。

これに基づいて書き込み制御部５０は信号線路ＳＴＯとＭＳＯに論理“ｌ”を送 出し、並びに制御線路ＷＲ１には制御線路ＷＲに相応の書き込み制御信号を送出 ｊ［６列ｆでは入力データ線路Ｄｉがアイドル状態″ＦＦＨ’を有する。書き込 み制御部５０の信号線路ＳＴＩは論理状態″１“を有する。この状態は、入力デ ータが先行する時分割多重フレームでアイドル状態から変化したことを指示する 。信号線路ＭＳＩには同様に論理“１′が印加される。これはちょうどアドレシ ングされているスイッチングマトリクスメモリスペース（ＡＤｎ、図５）が占有 されていることを指示する。この列では、入力チャネルはスイッチングマトリク スメモリスペースの占有を終了する、すなわちデータ伝送を終了する。信号線路 ＭＳＩとＳＴＩが論理″１″である事実から書き込み制御部５０は、スイッチン グマトリクスメモリスペースが占有されており、この占有はちょうど接続されて いる入力チャネルにより行われたものであることを識別する。スイッチングマト リクスメモリスペースにアイドル状態を作るために、書き込み制御部５０は信号 線路ＳＴＯとＭＳＯに論理″０″を送出し、制御線路ＷＲｉには制御線路ＷＲに 相応の書き込み制御信号を送出する。このよう各ニしてアイドル状態データがス イッチングマトリクスメモリスペースにロードされ、ＭＳＩを介してこのスイッ チングマトリクスメモリスペースは占有されて）％ないことが指示される。

Ｅｉｑ、２ Ｆｉｇｊ 負９Ｊ 要　約　書 ディジタルスイッチングマトリクスメモリの制御方法 本発明は、通信装置の加入者間の接続をスペースタイム交換方式で形成すること のできるディジタルスイッチングマトリクスメモリの制御方法に関する。スイッ チングマトリクスメモリのすべての入力チャネルに対してスイッチングマトリク スメモリスペースへの選択自由な割り当てを行い、データ会議接続を形成するた めに当該データ会議接続に参加する複数の送信資格のある加入者の入力チャネル を１つの共通のスイッチングマトリクスメモリスペースに割り当て、それぞれの 送信加入者のデータを当該スイッチングマトリクスメモリスペースに書き込む。

国際調査報告

Claims (12)

【特許請求の範囲】
1. １．通信装置の加入者間の接続をスペースタイム交換方式で形成することのでき るディジタルスイッチングマトリクスメモリの制御方法において、スイッチング マトリクスメモリのすべての入力チャネルに対して１つのスイッチングマトリク スメモリスペースを選択自由に割り当て、 データ会議接続のために、当該データ会議接続に参加する複数の送信資格加入者 の入力チャネルに１つの共通のスイッチングマトリクスメモリスペースを割り当 て、 それぞれ送信する加入者のデータを当該スイッチングマトリクスメモリスペース に書き込むことを特徴とするディジタルスイッチングマトリクスメモリの制御方 法。
2. ２．その送信データがアイドル状態から変化する加入者を送信加入者として取り 扱う請求の範囲第１項記載の制御方法。
3. ３．その送信データが最初にアイドル状態から変化する加入者のみを送信加入者 として取り扱い、当該加入者はそのデータが再びアイドル状態に相応するまで送 信加入者に留まる請求の範囲第１項記載の制御方法。
4. ４．送信加入者は、スイッチングマトリクスメモリスペースヘの書き込みを制御 する書き込み制御部により定められ、当該書き込み制御部は、送信加入者を識別 したとき書き込み制御信号をスイッチングマトリクスメモリスペースに送出する 請求の範囲第１項から第３項までのいずれか１項記載の制御方法。
5. ５．書き込み制御部は、加入者の入力チャネルのデータ内容がアイドル状態から 変化したことを識別した際に書き込み制御信号をスイッチングマトリクスメモリ スペースに送出する請求の範囲第４項記載の制御方法。
6. ６．書き込み制御部は、共通のスイッチングマトリクスメモリスペースが他の加 入者により占有されていないときに書き込み制御信号を送出する請求の範囲第５ 項記載の制御方法。
7. ７．書き込み制御部は、送信加入者がアイドル状態へ移行したときにも書き込み 制御信号をスイッチングマトリクスメモリスペースに送出する請求の範囲第４項 から第６項までのいずれか１項記載の制御方法。
8. ８．他の送信加入者を表す基準は入力チャネルに個別のメモリに記憶される請求 の範囲第１項から第７項までのいずれか１項記載の制御方法。
9. ９．送信加入者によるスイッチングマトリクスメモリスペースの占有を表す基準 を、スイッチングマトリクスメモリスペース個別のメモリに記憶する請求の範囲 第１項から第８項までのいずれか１項記載の制御方法。
10. １０．入力チャネルのスイッチングマトリクスメモリスペースヘの割り当ては、 入力チャネルにより共通にアドレシング可能な接続メモリの内容により行い、当 該メモリの出力はスイッチングマトリクスメモリスペースをアドレシングする請 求の範囲第１項から第９項までのいずれか１項記載の制御方法。
11. １１．送信加入者を表す基準は、接続メモリの各メモリスペースの付加的記憶個 所に記憶する請求の範囲第８項記載の制御方法。
12. １２．スイッチングマトリクスメモリの占有を表す基準は各スイッチングマトリ クスメモリスペースの付加的記憶個所に記憶される請求の範囲第９項記載の制御 方法。