JPH0548399A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0548399A JPH0548399A JP3199458A JP19945891A JPH0548399A JP H0548399 A JPH0548399 A JP H0548399A JP 3199458 A JP3199458 A JP 3199458A JP 19945891 A JP19945891 A JP 19945891A JP H0548399 A JPH0548399 A JP H0548399A
- Authority
- JP
- Japan
- Prior art keywords
- output
- flip
- nand gate
- semiconductor device
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
Abstract
(57)【要約】
【目的】 エッジトリガ型のフリップフロップ回路を有
する半導体装置に関し、エッジトリガ型のフリップフロ
ップにおける遅延時間を向上させ、半導体装置の動作を
高速化することを目的とする。 【構成】 エッジトリガ型のフリップフロップ回路5, 6
の第１の出力および該第１の出力の反転出力である第２
の出力に遅延補償用ゲート7, 8を挿入して該フリップフ
ロップ回路5, 6の出力につながる負荷による遅延を減少
させた半導体装置であって、前記遅延補償用ゲート7, 8
の入力に前記フリップフロップ回路5, 6の出力と共に、
該フリップフロップ回路5, 6の前段3, 2の逆相側の出力
を供給して特定のフェーズにおける動作を高速化するよ
うに構成する。
する半導体装置に関し、エッジトリガ型のフリップフロ
ップにおける遅延時間を向上させ、半導体装置の動作を
高速化することを目的とする。 【構成】 エッジトリガ型のフリップフロップ回路5, 6
の第１の出力および該第１の出力の反転出力である第２
の出力に遅延補償用ゲート7, 8を挿入して該フリップフ
ロップ回路5, 6の出力につながる負荷による遅延を減少
させた半導体装置であって、前記遅延補償用ゲート7, 8
の入力に前記フリップフロップ回路5, 6の出力と共に、
該フリップフロップ回路5, 6の前段3, 2の逆相側の出力
を供給して特定のフェーズにおける動作を高速化するよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、エッジトリガ型のフリップフロップ回路を有する半
導体装置に関する。近年、ゲートアレイ等の大規模な集
積回路装置においては、記憶回路としてエッジトリガ型
のフリップフロップ（ＦＦ）が一般的に使用されてい
る。そして、このエッジトリガタイプＦＦの遅延時間の
向上が要望されている。
に、エッジトリガ型のフリップフロップ回路を有する半
導体装置に関する。近年、ゲートアレイ等の大規模な集
積回路装置においては、記憶回路としてエッジトリガ型
のフリップフロップ（ＦＦ）が一般的に使用されてい
る。そして、このエッジトリガタイプＦＦの遅延時間の
向上が要望されている。
【０００２】
【従来の技術】エッジトリガ型のフリップフロップは、
出力Q(XQ) につながる容量が、もう一方の遅延時間に影
響を及ぼすと言う欠点をもっている。これを改善するた
めに、従来、フリップフロップ回路の出力に遅延補償用
ゲートを挿入してものが提案されている。
出力Q(XQ) につながる容量が、もう一方の遅延時間に影
響を及ぼすと言う欠点をもっている。これを改善するた
めに、従来、フリップフロップ回路の出力に遅延補償用
ゲートを挿入してものが提案されている。
【０００３】
【発明が解決しようとする課題】図３従来の半導体装置
の一例を示す回路図である。同図に示されるように、エ
ッジトリガ型のフリップフロップは、プリセット信号P
R, クロック信号CK, データ信号Ｄおよびクリア信号CR
が供給されるNANDゲート11〜14と、NANDゲート15および
16で構成されたラッチ回路（フリップフロップ回路）を
備えている。そして、フリップフロップ回路の出力につ
ながる負荷による遅延を減少させるために、NANDゲート
15の出力にはインバータ17が挿入され、また、NANDゲー
ト16の出力にはインバータ18が挿入されている。
の一例を示す回路図である。同図に示されるように、エ
ッジトリガ型のフリップフロップは、プリセット信号P
R, クロック信号CK, データ信号Ｄおよびクリア信号CR
が供給されるNANDゲート11〜14と、NANDゲート15および
16で構成されたラッチ回路（フリップフロップ回路）を
備えている。そして、フリップフロップ回路の出力につ
ながる負荷による遅延を減少させるために、NANDゲート
15の出力にはインバータ17が挿入され、また、NANDゲー
ト16の出力にはインバータ18が挿入されている。
【０００４】しかし、図３に示す従来の半導体装置にお
いては、図２(a) に示されるように、例えば、NANDゲー
ト12の出力波形が高レベルから低レベルに変化したと
き、フリップフロップを構成するNANDゲート15の出力は
該NANDゲート15の遅延時間の後に高レベルに変化し、さ
らに、NANDゲート16の出力は該NANDゲート16の遅延時間
の後に低レベルに変化し、そして、インバータ18の出力
(XQ)は該インバータ18の遅延時間の後に低レベルから高
レベルに変化して高レベルの反転出力XQが現れる。その
ため、NANDゲート12の出力は、フリップフロップを構成
するNANDゲート15および16の遅延と、遅延補償用ゲート
であるNANDゲート18の遅延とを加えた遅延時間（ゲート
３段分の遅延時間）の後に得られることになり、ゲート
による遅延時間が増大して動作速度が低下することが問
題となっている。
いては、図２(a) に示されるように、例えば、NANDゲー
ト12の出力波形が高レベルから低レベルに変化したと
き、フリップフロップを構成するNANDゲート15の出力は
該NANDゲート15の遅延時間の後に高レベルに変化し、さ
らに、NANDゲート16の出力は該NANDゲート16の遅延時間
の後に低レベルに変化し、そして、インバータ18の出力
(XQ)は該インバータ18の遅延時間の後に低レベルから高
レベルに変化して高レベルの反転出力XQが現れる。その
ため、NANDゲート12の出力は、フリップフロップを構成
するNANDゲート15および16の遅延と、遅延補償用ゲート
であるNANDゲート18の遅延とを加えた遅延時間（ゲート
３段分の遅延時間）の後に得られることになり、ゲート
による遅延時間が増大して動作速度が低下することが問
題となっている。
【０００５】本発明は、上述した従来の半導体装置が有
する課題に鑑み、エッジトリガ型のフリップフロップに
おける遅延時間を向上させ、半導体装置の動作を高速化
することを目的とする。
する課題に鑑み、エッジトリガ型のフリップフロップに
おける遅延時間を向上させ、半導体装置の動作を高速化
することを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、エッジ
トリガ型のフリップフロップ回路5, 6の第１の出力およ
び該第１の出力の反転出力である第２の出力に遅延補償
用ゲート7, 8を挿入して該フリップフロップ回路5,6の
出力につながる負荷による遅延を減少させた半導体装置
であって、前記遅延補償用ゲート7, 8の入力に前記フリ
ップフロップ回路5, 6の出力と共に、該フリップフロッ
プ回路5, 6の前段3, 2の逆相側の出力を供給して特定の
フェーズにおける動作を高速化するようにしたことを特
徴とする半導体装置が提供される。
トリガ型のフリップフロップ回路5, 6の第１の出力およ
び該第１の出力の反転出力である第２の出力に遅延補償
用ゲート7, 8を挿入して該フリップフロップ回路5,6の
出力につながる負荷による遅延を減少させた半導体装置
であって、前記遅延補償用ゲート7, 8の入力に前記フリ
ップフロップ回路5, 6の出力と共に、該フリップフロッ
プ回路5, 6の前段3, 2の逆相側の出力を供給して特定の
フェーズにおける動作を高速化するようにしたことを特
徴とする半導体装置が提供される。
【０００７】
【作用】本発明の半導体装置によれば、遅延補償用ゲー
ト7, 8の入力には、フリップフロップ回路5, 6の出力と
共に、該フリップフロップ回路5, 6の前段3, 2の逆相側
の出力が供給されるようになっており、これによって、
特定のフェーズにおける半導体装置の動作を高速化でき
るようになっている。
ト7, 8の入力には、フリップフロップ回路5, 6の出力と
共に、該フリップフロップ回路5, 6の前段3, 2の逆相側
の出力が供給されるようになっており、これによって、
特定のフェーズにおける半導体装置の動作を高速化でき
るようになっている。
【０００８】すなわち、遅延補償用ゲートは一対のNAND
ゲート7, 8で構成され、フリップフロップ回路は交差接
続された一対のNANDゲート5, 6で構成されている。そし
て、遅延補償用ゲートの一方のNANDゲート７(8) の入力
には、フリップフロップ回路の一方のNANDゲート５(6)
の出力およびフリップフロップ回路の他方のNANDゲート
６(5) の入力に供給された前段３(2) の出力が供給され
ている。そして、フリップフロップ回路の一方のNANDゲ
ート５(6) の出力が高レベルで該フリップフロップ回路
の他方のNANDゲート６(5) の入力に供給された前段３
(2) の出力が高レベルから低レベルへ変化するフェーズ
において動作の高速化を行うことができるようになって
いる。
ゲート7, 8で構成され、フリップフロップ回路は交差接
続された一対のNANDゲート5, 6で構成されている。そし
て、遅延補償用ゲートの一方のNANDゲート７(8) の入力
には、フリップフロップ回路の一方のNANDゲート５(6)
の出力およびフリップフロップ回路の他方のNANDゲート
６(5) の入力に供給された前段３(2) の出力が供給され
ている。そして、フリップフロップ回路の一方のNANDゲ
ート５(6) の出力が高レベルで該フリップフロップ回路
の他方のNANDゲート６(5) の入力に供給された前段３
(2) の出力が高レベルから低レベルへ変化するフェーズ
において動作の高速化を行うことができるようになって
いる。
【０００９】
【実施例】以下、図面を参照して本発明に半導体装置の
一実施例を説明する。図１は本発明に係る半導体装置の
一実施例を示す回路図である。同図に示されるように、
エッジトリガ型のフリップフロップは、プリセット信号
PR, クロック信号CK, データ信号Ｄおよびクリア信号CR
が供給されるNANDゲート１〜４と、NANDゲート５および
６で構成されたラッチ回路（フリップフロップ回路）を
備えている。そして、フリップフロップ回路の出力につ
ながる負荷による遅延を減少させるために、NANDゲート
５の出力にはNANDゲート７が挿入され、また、NANDゲー
ト６の出力にはNANDゲート８が挿入されている。ここ
で、NANDゲート７の一方の入力にはNANDゲート５の出力
が供給され、また、NANDゲート７の他方の入力にはNAND
ゲート３の出力が供給されている。このNANDゲート３の
出力は、フリップフロップ回路を構成する他方のNANDゲ
ート６の入力にも供給されている。同様に、NANDゲート
８の一方の入力にはNANDゲート６の出力が供給され、ま
た、NANDゲート８の他方の入力にはNANDゲート２の出力
が供給されている。このNANDゲート２の出力は、フリッ
プフロップ回路を構成する一方のNANDゲート５の入力に
も供給されている。
一実施例を説明する。図１は本発明に係る半導体装置の
一実施例を示す回路図である。同図に示されるように、
エッジトリガ型のフリップフロップは、プリセット信号
PR, クロック信号CK, データ信号Ｄおよびクリア信号CR
が供給されるNANDゲート１〜４と、NANDゲート５および
６で構成されたラッチ回路（フリップフロップ回路）を
備えている。そして、フリップフロップ回路の出力につ
ながる負荷による遅延を減少させるために、NANDゲート
５の出力にはNANDゲート７が挿入され、また、NANDゲー
ト６の出力にはNANDゲート８が挿入されている。ここ
で、NANDゲート７の一方の入力にはNANDゲート５の出力
が供給され、また、NANDゲート７の他方の入力にはNAND
ゲート３の出力が供給されている。このNANDゲート３の
出力は、フリップフロップ回路を構成する他方のNANDゲ
ート６の入力にも供給されている。同様に、NANDゲート
８の一方の入力にはNANDゲート６の出力が供給され、ま
た、NANDゲート８の他方の入力にはNANDゲート２の出力
が供給されている。このNANDゲート２の出力は、フリッ
プフロップ回路を構成する一方のNANDゲート５の入力に
も供給されている。
【００１０】図２は本発明および従来の半導体装置にお
ける遅延時間を比較して示す図であり、同図(a) は従来
の半導体装置におけるNANDゲート12(13)から出力XQ(Q)
の経路における各ゲートの出力波形を示し、同図(b) は
本実施例の半導体装置におけるNANDゲート２(3) から出
力XQ(Q) の経路における各ゲートの出力波形を示してい
る。
ける遅延時間を比較して示す図であり、同図(a) は従来
の半導体装置におけるNANDゲート12(13)から出力XQ(Q)
の経路における各ゲートの出力波形を示し、同図(b) は
本実施例の半導体装置におけるNANDゲート２(3) から出
力XQ(Q) の経路における各ゲートの出力波形を示してい
る。
【００１１】図２(a) を参照して前述したように、従来
の半導体装置においては、例えば、NANDゲート12の出力
波形が高レベルから低レベルに変化したとき、フリップ
フロップを構成するNANDゲート15の出力は該NANDゲート
15の遅延時間の後に高レベルに変化し、さらに、NANDゲ
ート16の出力は該NANDゲート16の遅延時間の後に低レベ
ルに変化する。そして、インバータ18の出力(XQ)は該イ
ンバータ18の遅延時間の後に低レベルから高レベルに変
化して高レベルの反転出力XQが現れることになる。従っ
て、NANDゲート12の出力は、フリップフロップを構成す
るNANDゲート15および16の遅延と、遅延補償用ゲートで
あるNANDゲート18の遅延とを加えた遅延時間（ゲート３
段分の遅延時間）の後に得られることになる。
の半導体装置においては、例えば、NANDゲート12の出力
波形が高レベルから低レベルに変化したとき、フリップ
フロップを構成するNANDゲート15の出力は該NANDゲート
15の遅延時間の後に高レベルに変化し、さらに、NANDゲ
ート16の出力は該NANDゲート16の遅延時間の後に低レベ
ルに変化する。そして、インバータ18の出力(XQ)は該イ
ンバータ18の遅延時間の後に低レベルから高レベルに変
化して高レベルの反転出力XQが現れることになる。従っ
て、NANDゲート12の出力は、フリップフロップを構成す
るNANDゲート15および16の遅延と、遅延補償用ゲートで
あるNANDゲート18の遅延とを加えた遅延時間（ゲート３
段分の遅延時間）の後に得られることになる。
【００１２】これに対して、図２(b) に示されるよう
に、図１に示す本実施例の半導体装置においては、例え
ば、NANDゲート２の出力波形が高レベルから低レベルに
変化したとき、上述した従来例と同様に、フリップフロ
ップを構成するNANDゲート５の出力は該NANDゲート５の
遅延時間の後に高レベルに変化し、さらに、NANDゲート
６の出力は該NANDゲート６の遅延時間の後に低レベルに
変化する。ここで、NANDゲート８の入力信号に注目する
と、NANDゲート２の出力波形が高レベルから低レベルに
変化する場合、該NANDゲート８の一方の入力であるNAND
ゲート６の出力は、該出力が確定（変化）するまでは高
レベルが保持されている。従って、NANDゲート８の出力
(XQ)は、該NANDゲート８の他方の入力であるNANDゲート
２（フリップフロップ回路の前段の出力）の出力波形に
依存して決定される。すなわち、NANDゲート２の出力波
形が高レベルから低レベルに変化すると、NANDゲート８
の出力は該NANDゲート８の遅延時間の後に低レベルから
高レベルに変化して高レベルの反転出力XQが現れること
になる。このように、本実施例の半導体装置によれば、
NANDゲート２の出力波形が高レベルから低レベルに変化
するフェーズにおいては、該NANDゲート２の出力は、遅
延補償用ゲートであるNANDゲート８の遅延時間（ゲート
１段分の遅延時間）の後に得られることになる。
に、図１に示す本実施例の半導体装置においては、例え
ば、NANDゲート２の出力波形が高レベルから低レベルに
変化したとき、上述した従来例と同様に、フリップフロ
ップを構成するNANDゲート５の出力は該NANDゲート５の
遅延時間の後に高レベルに変化し、さらに、NANDゲート
６の出力は該NANDゲート６の遅延時間の後に低レベルに
変化する。ここで、NANDゲート８の入力信号に注目する
と、NANDゲート２の出力波形が高レベルから低レベルに
変化する場合、該NANDゲート８の一方の入力であるNAND
ゲート６の出力は、該出力が確定（変化）するまでは高
レベルが保持されている。従って、NANDゲート８の出力
(XQ)は、該NANDゲート８の他方の入力であるNANDゲート
２（フリップフロップ回路の前段の出力）の出力波形に
依存して決定される。すなわち、NANDゲート２の出力波
形が高レベルから低レベルに変化すると、NANDゲート８
の出力は該NANDゲート８の遅延時間の後に低レベルから
高レベルに変化して高レベルの反転出力XQが現れること
になる。このように、本実施例の半導体装置によれば、
NANDゲート２の出力波形が高レベルから低レベルに変化
するフェーズにおいては、該NANDゲート２の出力は、遅
延補償用ゲートであるNANDゲート８の遅延時間（ゲート
１段分の遅延時間）の後に得られることになる。
【００１３】ところで、本実施例の半導体装置におい
て、NANDゲート２の出力波形が高レベルから低レベルに
変化するフェーズでは、図３に示す従来の半導体装置と
同様に、NANDゲート２の出力は、フリップフロップを構
成するNANDゲート５および６の遅延と、遅延補償用ゲー
トであるNANDゲート８の遅延とを加えた遅延時間（ゲー
ト３段分の遅延時間）の後に得られることになる。
て、NANDゲート２の出力波形が高レベルから低レベルに
変化するフェーズでは、図３に示す従来の半導体装置と
同様に、NANDゲート２の出力は、フリップフロップを構
成するNANDゲート５および６の遅延と、遅延補償用ゲー
トであるNANDゲート８の遅延とを加えた遅延時間（ゲー
ト３段分の遅延時間）の後に得られることになる。
【００１４】以上のことは、NANDゲート３の出力波形が
高レベルから低レベルに変化したときにおけるNANDゲー
ト７の出力(Q) に関しても同様であり、この場合にも、
NANDゲート３の出力は、遅延補償用ゲートであるNANDゲ
ート７の遅延時間（ゲート１段分の遅延時間）の後に得
られることになる。
高レベルから低レベルに変化したときにおけるNANDゲー
ト７の出力(Q) に関しても同様であり、この場合にも、
NANDゲート３の出力は、遅延補償用ゲートであるNANDゲ
ート７の遅延時間（ゲート１段分の遅延時間）の後に得
られることになる。
【００１５】
【発明の効果】以上、詳述したように、本発明の半導体
装置によれば、エッジトリガ型のフリップフロップにお
ける遅延時間を特定のフェーズにおいて向上させること
ができ、半導体装置の動作を高速化することができる。
装置によれば、エッジトリガ型のフリップフロップにお
ける遅延時間を特定のフェーズにおいて向上させること
ができ、半導体装置の動作を高速化することができる。
【図１】本発明に係る半導体装置の一実施例を示す回路
図である。
図である。
【図２】本発明および従来の半導体装置における遅延時
間を比較して示す図である。
間を比較して示す図である。
【図３】従来の半導体装置の一例を示す回路図である。
１〜７…ＮＡＮＤゲート ＣＫ…クロック信号 ＣＲ…クリア信号 Ｄ…データ信号 ＰＲ…プリセット信号 Ｑ, ＸＱ…出力信号
Claims (2)
- 【請求項１】 エッジトリガ型のフリップフロップ回路
(5, 6)の第１の出力および該第１の出力の反転出力であ
る第２の出力に遅延補償用ゲート(7, 8)を挿入して該フ
リップフロップ回路の出力につながる負荷による遅延を
減少させた半導体装置であって、 前記遅延補償用ゲートの入力に前記フリップフロップ回
路の出力と共に、該フリップフロップ回路の前段(3, 2)
の逆相側の出力を供給して特定のフェーズにおける動作
を高速化するようにしたことを特徴とする半導体装置。 - 【請求項２】 前記遅延補償用ゲートは一対のNANDゲー
ト(7, 8)で構成され、前記フリップフロップ回路は交差
接続された一対のNANDゲート(5, 6)で構成され、且つ、
該遅延補償用ゲートの一方のNANDゲート(7; 8)の入力に
は、該フリップフロップ回路の一方のNANDゲート(5; 6)
の出力および該フリップフロップ回路の他方のNANDゲー
ト(6; 5)の入力に供給された前記前段(3;2)の出力が供
給され、該フリップフロップ回路の一方のNANDゲートの
出力が高レベルで該フリップフロップ回路の他方のNAND
ゲートの入力に供給された該前段の出力が高レベルから
低レベルへ変化するフェーズにおいて動作の高速化を行
うようにしたことを特徴とする請求項１の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199458A JPH0548399A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置 |
| US07/924,941 US5323065A (en) | 1991-08-08 | 1992-08-05 | Semiconductor integrated circuit device having edge trigger flip-flop circuit for decreasing delay time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199458A JPH0548399A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548399A true JPH0548399A (ja) | 1993-02-26 |
Family
ID=16408146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3199458A Pending JPH0548399A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5323065A (ja) |
| JP (1) | JPH0548399A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0773627A1 (en) * | 1995-11-07 | 1997-05-14 | STMicroelectronics S.r.l. | Flip-flop circuit |
| US5767718A (en) * | 1996-09-04 | 1998-06-16 | Etron Technology, Inc. | High speed conditional synchronous one shot circuit |
| US6111436A (en) * | 1997-04-30 | 2000-08-29 | Sun Microsystems, Inc. | Measurement of signal propagation delay using arbiters |
| US6340901B1 (en) | 1999-02-12 | 2002-01-22 | Sun Microsystems, Inc. | Measurement of signal propagation delay using arbiters |
| US6919875B2 (en) * | 2001-10-02 | 2005-07-19 | Rohm Co., Ltd. | Flip-flop circuit, shift register and scan driving circuit for display device |
| US6700425B1 (en) | 2001-10-30 | 2004-03-02 | Integrated Device Technology, Inc. | Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times |
| US6573775B2 (en) | 2001-10-30 | 2003-06-03 | Integrated Device Technology, Inc. | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers |
| US9147620B2 (en) * | 2012-03-28 | 2015-09-29 | Teradyne, Inc. | Edge triggered calibration |
| US9362910B2 (en) * | 2012-12-28 | 2016-06-07 | Texas Instruments Incorporated | Low clock-power integrated clock gating cell |
| US20200106426A1 (en) * | 2018-10-01 | 2020-04-02 | Samsung Electronics Co., Ltd. | Area efficient flop for usage in sdb based libraries and low voltage applications |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04250712A (ja) * | 1991-01-25 | 1992-09-07 | Toshiba Corp | 半導体集積回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768929A (en) * | 1980-10-17 | 1982-04-27 | Fujitsu Ltd | Flip-flop circuit |
| JPS60134620A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | Ｄ型フリツプフロツプ |
| JPS6414112A (en) * | 1987-07-08 | 1989-01-18 | Kureha Chemical Ind Co Ltd | Production of alpha-type gypsum hemihydrate |
| US5097149A (en) * | 1990-07-02 | 1992-03-17 | Micron Technology, Inc. | Two stage push-pull output buffer circuit with control logic feedback for reducing crossing current, switching noise and the like |
| US5170073A (en) * | 1991-10-24 | 1992-12-08 | Intel Corporation | Ultra-low noise port output driver circuit |
-
1991
- 1991-08-08 JP JP3199458A patent/JPH0548399A/ja active Pending
-
1992
- 1992-08-05 US US07/924,941 patent/US5323065A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04250712A (ja) * | 1991-01-25 | 1992-09-07 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5323065A (en) | 1994-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2621993B2 (ja) | フリップフロップ回路 | |
| JPH0645883A (ja) | アナログ・タイミング発生器 | |
| JP3426608B2 (ja) | クロック・デスキュー回路 | |
| EP1434122A2 (en) | Apparatus and method for regenerating reset and clock signals and high-speed digital system incorporating the same | |
| JPH0548399A (ja) | 半導体装置 | |
| JP3114215B2 (ja) | クロック周波２逓倍器 | |
| JPH0763135B2 (ja) | 半導体集積論理回路 | |
| JP2611034B2 (ja) | 遅延回路 | |
| US4988892A (en) | Method and circuit for generating dependent clock signals | |
| US6633995B1 (en) | System for generating N pipeline control signals by delaying at least one control signal corresponding to a subsequent data path circuit | |
| US4654599A (en) | Four phase clock signal generator | |
| JP2870629B2 (ja) | 論理回路 | |
| JPS61101113A (ja) | フリツプフロツプ回路 | |
| US4547684A (en) | Clock generator | |
| JP2560698B2 (ja) | ラツチ回路 | |
| US5200649A (en) | Flip-flop circuit with decreased time required from take in of data input to setting of data output | |
| JPH10215153A (ja) | クロック逓倍回路及び半導体集積回路 | |
| KR100249019B1 (ko) | 주파수 분주회로 | |
| JPH04371016A (ja) | パルス幅補正回路 | |
| JP2562995B2 (ja) | データ処理回路の制御方法 | |
| KR0184153B1 (ko) | 주파수 분주 회로 | |
| JPS6116615A (ja) | 位相同期回路 | |
| JPH05327435A (ja) | 半導体集積回路装置 | |
| JPH06291615A (ja) | インターフェース回路 | |
| JPH05152904A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970114 |