JPH05341313A - アクティブマトリクス型液晶表示素子 - Google Patents
アクティブマトリクス型液晶表示素子Info
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- JPH05341313A JPH05341313A JP14521492A JP14521492A JPH05341313A JP H05341313 A JPH05341313 A JP H05341313A JP 14521492 A JP14521492 A JP 14521492A JP 14521492 A JP14521492 A JP 14521492A JP H05341313 A JPH05341313 A JP H05341313A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 39
- 239000011159 matrix material Substances 0.000 title claims abstract description 35
- 239000010410 layer Substances 0.000 claims abstract description 70
- 239000010408 film Substances 0.000 claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 8
- 239000010409 thin film Substances 0.000 claims abstract description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 3
- 230000009191 jumping Effects 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】 本発明は、各表示画素毎にスイッチ素子が設
けられたアクティブマトリクス型液晶表示素子であっ
て、走査線と信号線との交差領域に第1の絶縁膜、半導
体層および前記半導体層と前記信号線との接触表面を被
覆する第2の絶縁膜を備えて構成されている。 【効果】 本発明によれば、走査線と信号線との短絡防
止が可能であり、また交差領域の寄生容量が低減できる
ため、これにより映像信号電圧が走査線選択電圧に不均
一に飛び込みが防止でき、更に信号線の時定数の低減に
より、コントラスト低下、焼き付き、階調表示能力の低
下等の画質不良を抑えることができる。
けられたアクティブマトリクス型液晶表示素子であっ
て、走査線と信号線との交差領域に第1の絶縁膜、半導
体層および前記半導体層と前記信号線との接触表面を被
覆する第2の絶縁膜を備えて構成されている。 【効果】 本発明によれば、走査線と信号線との短絡防
止が可能であり、また交差領域の寄生容量が低減できる
ため、これにより映像信号電圧が走査線選択電圧に不均
一に飛び込みが防止でき、更に信号線の時定数の低減に
より、コントラスト低下、焼き付き、階調表示能力の低
下等の画質不良を抑えることができる。
Description
【0001】
【産業上の利用分野】この発明は、各表示画素にスイッ
チ素子が設けられて成るアレイ基板により構成されたア
クティブマトリクス型液晶表示素子に関する。
チ素子が設けられて成るアレイ基板により構成されたア
クティブマトリクス型液晶表示素子に関する。
【0002】
【従来の技術】近年、液晶を用いた表示素子としては、
テレビ表示あるいはコンピュータグラフィック表示等を
指向した大容量で高密度のアクティブマトリクス型表示
素子の開発及び実用化が盛んである。このアクティブマ
トリクス型表示素子では、クロストークのない高コント
ラストの表示が行えるよう、画素の駆動と制御とを個別
に行う手段として個々の画素に半導体スイッチが用いら
れて成っている。以下、図面を参照して従来のアクティ
ブマトリクス型液晶表示素子(301) について簡単に説明
する。
テレビ表示あるいはコンピュータグラフィック表示等を
指向した大容量で高密度のアクティブマトリクス型表示
素子の開発及び実用化が盛んである。このアクティブマ
トリクス型表示素子では、クロストークのない高コント
ラストの表示が行えるよう、画素の駆動と制御とを個別
に行う手段として個々の画素に半導体スイッチが用いら
れて成っている。以下、図面を参照して従来のアクティ
ブマトリクス型液晶表示素子(301) について簡単に説明
する。
【0003】このアクティブマトリクス型液晶表示素子
(301) は、図5に示すようなアレイ基板(311) を備えて
いる。このアレイ基板(311) は、絶縁基板(310) (図6
参照)上に走査線選択信号(Vg)を伝達する走査線(3
13) が図中横方向に配置され、映像信号(Vsig )を伝
えるための信号線(315) が図中縦方向に配置されてい
る。そして、この走査線(313) と信号線(315) の交点付
近にはTFT(321) が配置されている。このTFT(32
1) のゲート電極(321a)は走査線(313) と一体に形成さ
れ、ドレイン電極(321b)は信号線(315) と一体に形成さ
れ、ソース電極(321c)は透明電極からなる表示画素電極
(331) と接続されている。そして、この上に配向膜(36
1) (図6参照)が全面に形成されてアレイ基板(311)
は構成されている。
(301) は、図5に示すようなアレイ基板(311) を備えて
いる。このアレイ基板(311) は、絶縁基板(310) (図6
参照)上に走査線選択信号(Vg)を伝達する走査線(3
13) が図中横方向に配置され、映像信号(Vsig )を伝
えるための信号線(315) が図中縦方向に配置されてい
る。そして、この走査線(313) と信号線(315) の交点付
近にはTFT(321) が配置されている。このTFT(32
1) のゲート電極(321a)は走査線(313) と一体に形成さ
れ、ドレイン電極(321b)は信号線(315) と一体に形成さ
れ、ソース電極(321c)は透明電極からなる表示画素電極
(331) と接続されている。そして、この上に配向膜(36
1) (図6参照)が全面に形成されてアレイ基板(311)
は構成されている。
【0004】そして、アクティブマトリクス型液晶表示
素子(301) は、このようなアレイ基板(311) と、図6に
示すような絶縁基板(410) 上に透明導電膜からなる対向
電極(413) 、配向膜(415) が全面に形成されて成る対向
基板(411) とを備え、これら基板(311),(411) 間に液晶
層(511) が挟持され、その周囲が封着剤(図示せず)で
封止され、更に基板(311),(411) の外表面に偏光板(図
示せず)が設置されて成っている。
素子(301) は、このようなアレイ基板(311) と、図6に
示すような絶縁基板(410) 上に透明導電膜からなる対向
電極(413) 、配向膜(415) が全面に形成されて成る対向
基板(411) とを備え、これら基板(311),(411) 間に液晶
層(511) が挟持され、その周囲が封着剤(図示せず)で
封止され、更に基板(311),(411) の外表面に偏光板(図
示せず)が設置されて成っている。
【0005】ところで、従来、走査線(313) と信号線(3
15) との層間絶縁を向上させ、これら配線間の短絡が原
因で生じる線欠陥発生率を小さくして、製造歩留まりを
向上させるため、次のような構造となっていた。
15) との層間絶縁を向上させ、これら配線間の短絡が原
因で生じる線欠陥発生率を小さくして、製造歩留まりを
向上させるため、次のような構造となっていた。
【0006】即ち、走査線(313) と信号線(315) との交
差領域(351) は、走査線(313) 上にゲート絶縁膜(323)
から成る第1の絶縁膜、TFT(321) の活性層(325) を
構成したと同様の半導体層(355) および第2の絶縁膜(3
59) が積層配置されて構成されていた。
差領域(351) は、走査線(313) 上にゲート絶縁膜(323)
から成る第1の絶縁膜、TFT(321) の活性層(325) を
構成したと同様の半導体層(355) および第2の絶縁膜(3
59) が積層配置されて構成されていた。
【0007】
【発明が解決しようとする課題】ところで、上述したア
クティブマトリクス型液晶表示素子(301) では、信号線
(315) と走査線(313) との交差領域(351) において、半
導体層(355) 表層の一部(356) が信号線(315) と接して
いる。このため、走査線選択電圧(Vg)がon時に
は、走査線選択電圧(Vg・on)は20〜30V程度であり、
また信号線(315) に供給される映像信号電圧(Vsig )
は0〜12V程度であるため、信号線(315) から接触部分
(356) を経由して半導体層(355) 中に電子が注入され、
半導体層(355) とゲート絶縁膜(323) の界面に電子蓄積
層が形成されてしまう。
クティブマトリクス型液晶表示素子(301) では、信号線
(315) と走査線(313) との交差領域(351) において、半
導体層(355) 表層の一部(356) が信号線(315) と接して
いる。このため、走査線選択電圧(Vg)がon時に
は、走査線選択電圧(Vg・on)は20〜30V程度であり、
また信号線(315) に供給される映像信号電圧(Vsig )
は0〜12V程度であるため、信号線(315) から接触部分
(356) を経由して半導体層(355) 中に電子が注入され、
半導体層(355) とゲート絶縁膜(323) の界面に電子蓄積
層が形成されてしまう。
【0008】このようにして形成される電子蓄積層は電
極として作用するため、半導体層(355) と第2の絶縁膜
(359) は配線間の絶縁に寄与しなくなる。このため、信
号線(315) と走査線(313) との交差領域(351) で形成さ
れる容量(Cgd)は、図7に示すようにゲート絶縁膜(3
23) からなる容量(C1)に等しく、容量(Cgd)をC
gd(A) とすると寄生容量Cgd(A) は容量(C1)で示す
ことができる。
極として作用するため、半導体層(355) と第2の絶縁膜
(359) は配線間の絶縁に寄与しなくなる。このため、信
号線(315) と走査線(313) との交差領域(351) で形成さ
れる容量(Cgd)は、図7に示すようにゲート絶縁膜(3
23) からなる容量(C1)に等しく、容量(Cgd)をC
gd(A) とすると寄生容量Cgd(A) は容量(C1)で示す
ことができる。
【0009】尚、図7中、CgsはTFT(321) のソース
電極(321c)と走査線(313) との間の容量、Cgdは走査線
(313) と信号線(315) の間の容量、Cgcは走査線(313)
と対向電極(413) の間の容量、Rg は走査線(313) の配
線抵抗、C1はゲート絶縁膜の容量である。
電極(321c)と走査線(313) との間の容量、Cgdは走査線
(313) と信号線(315) の間の容量、Cgcは走査線(313)
と対向電極(413) の間の容量、Rg は走査線(313) の配
線抵抗、C1はゲート絶縁膜の容量である。
【0010】このように、アクティブマトリクス型液晶
表示素子(301) では、信号線(315)と走査線(313) との
交差領域(351) において、比較的大きな寄生容量Cgd
(A) が形成されるため、駆動時に次のような問題点を有
していた。
表示素子(301) では、信号線(315)と走査線(313) との
交差領域(351) において、比較的大きな寄生容量Cgd
(A) が形成されるため、駆動時に次のような問題点を有
していた。
【0011】図8はこのアクティブマトリクス型液晶表
示素子(301) の信号線(315) および走査線(313) に印加
される各電圧波形を示したもので、図中(a)〜(c)
は走査線(313) に印加される走査線選択電圧波形(V
g)を、図中(d)は信号線(315) に印加される映像信
号電圧波形(Vsig )を示している。
示素子(301) の信号線(315) および走査線(313) に印加
される各電圧波形を示したもので、図中(a)〜(c)
は走査線(313) に印加される走査線選択電圧波形(V
g)を、図中(d)は信号線(315) に印加される映像信
号電圧波形(Vsig )を示している。
【0012】上述したように走査線(313) と信号線(31
5) との寄生容量Cgd(A) は容量(C1)で示される比
較的大きな容量(Cgd)を介して容量結合しているた
め、映像信号電圧(Vsig )が変化するたびに走査線(3
13) の非選択期間において映像信号電圧(Vsig )の走
査線(313) への飛び込みが生じてしまう。そして、映像
信号電圧(Vsig )の走査線(313) への飛び込みに起因
して走査線選択電圧(Vg)がTFT(321) のしきい値
電圧(Vth)よりも大きくなると、非選択期間中にTF
T(321) がオン状態となり画素電極(331) に保持されて
いる電圧がリークすることがある。
5) との寄生容量Cgd(A) は容量(C1)で示される比
較的大きな容量(Cgd)を介して容量結合しているた
め、映像信号電圧(Vsig )が変化するたびに走査線(3
13) の非選択期間において映像信号電圧(Vsig )の走
査線(313) への飛び込みが生じてしまう。そして、映像
信号電圧(Vsig )の走査線(313) への飛び込みに起因
して走査線選択電圧(Vg)がTFT(321) のしきい値
電圧(Vth)よりも大きくなると、非選択期間中にTF
T(321) がオン状態となり画素電極(331) に保持されて
いる電圧がリークすることがある。
【0013】このような映像信号電圧(Vsig )の走査
線(313) への飛び込み現象は、映像信号電圧(Vsig )
が映像信号電圧(Vsig )の反転基準(Vsig・c )に対
して正極性の場合にのみ生じるため、液晶層(511) には
直流電圧が印加され、コントラストの低下、焼き付き、
あるいは階調表示能力の低下に伴う各階調間のコントラ
スト不足に起因した画質不良等が生じる。
線(313) への飛び込み現象は、映像信号電圧(Vsig )
が映像信号電圧(Vsig )の反転基準(Vsig・c )に対
して正極性の場合にのみ生じるため、液晶層(511) には
直流電圧が印加され、コントラストの低下、焼き付き、
あるいは階調表示能力の低下に伴う各階調間のコントラ
スト不足に起因した画質不良等が生じる。
【0014】この発明は、上述した課題に対処して成さ
れたものであり、走査線と信号線との比較的大きな容量
結合に起因した映像信号電圧の走査線への飛び込みを防
止することにより、良好な表示画像を確保することがで
きるアクティブマトリクス型液晶表示装置を提供するこ
とを目的としたものである。
れたものであり、走査線と信号線との比較的大きな容量
結合に起因した映像信号電圧の走査線への飛び込みを防
止することにより、良好な表示画像を確保することがで
きるアクティブマトリクス型液晶表示装置を提供するこ
とを目的としたものである。
【0015】
【課題を解決するための手段】本発明のアクティブマト
リクス型液晶表示素子は、複数本の走査線及び信号線が
マトリクス状に配置され、各交点近傍にスイッチ素子を
介して画素電極が配置されて成るアレイ基板と、アレイ
基板に対向する対向電極を備えた対向基板と、アレイ基
板と対向基板との間に挟持される液晶層とを備えたもの
であって、複数本の走査線と信号線とが交差する交差領
域の走査線と信号線との間には第1の絶縁膜、半導体層
および半導体層と信号線との接触表面を被覆する第2の
絶縁膜を備えたことを特徴としたものである。そして、
本発明は、更にスイッチ素子が、半導体層と同一材料か
ら成る活性層を備えた薄膜トランジスタであることを特
徴としたものである。
リクス型液晶表示素子は、複数本の走査線及び信号線が
マトリクス状に配置され、各交点近傍にスイッチ素子を
介して画素電極が配置されて成るアレイ基板と、アレイ
基板に対向する対向電極を備えた対向基板と、アレイ基
板と対向基板との間に挟持される液晶層とを備えたもの
であって、複数本の走査線と信号線とが交差する交差領
域の走査線と信号線との間には第1の絶縁膜、半導体層
および半導体層と信号線との接触表面を被覆する第2の
絶縁膜を備えたことを特徴としたものである。そして、
本発明は、更にスイッチ素子が、半導体層と同一材料か
ら成る活性層を備えた薄膜トランジスタであることを特
徴としたものである。
【0016】
【作用】本発明によれば、走査線と信号線とが交差する
交差領域の走査線と信号線との間には、第1の絶縁膜、
半導体層および第2の絶縁膜を備えているため、走査線
と信号線との間で発生する短絡を大幅に低減でき、製造
歩留まりを向上させることができる。
交差領域の走査線と信号線との間には、第1の絶縁膜、
半導体層および第2の絶縁膜を備えているため、走査線
と信号線との間で発生する短絡を大幅に低減でき、製造
歩留まりを向上させることができる。
【0017】また、更に第2の絶縁膜は、半導体層表面
を被覆するように構成されているため、半導体層中へ電
子が注入される経路となる半導体層と接する信号線表面
部が存在せず、これにより電子蓄積層は形成されない。
を被覆するように構成されているため、半導体層中へ電
子が注入される経路となる半導体層と接する信号線表面
部が存在せず、これにより電子蓄積層は形成されない。
【0018】従って、本発明のアクティブマトリクス型
液晶表示素子によれば寄生容量(Cgd)は第1の絶縁
膜、半導体層及び第2の絶縁膜の三層構造で形成され、
これにより走査線と信号線との交差領域の寄生容量(C
gd)を小さくさせることができる。更に、本発明によれ
ば、アクティブマトリクス型液晶表示素子の走査線選択
電圧波形(Vg)の歪みも抑えることができる。
液晶表示素子によれば寄生容量(Cgd)は第1の絶縁
膜、半導体層及び第2の絶縁膜の三層構造で形成され、
これにより走査線と信号線との交差領域の寄生容量(C
gd)を小さくさせることができる。更に、本発明によれ
ば、アクティブマトリクス型液晶表示素子の走査線選択
電圧波形(Vg)の歪みも抑えることができる。
【0019】図9は走査線選択電圧波形(Vg)を示す
もので、図中(a)は走査線選択電圧(Vg)給電側か
ら1番目の画素電極に印加される走査線選択電圧波形
(Vg(1) )を、図中(b)はn番目の画素電極に印加
される走査線選択電圧波形(Vg(n) )を示している。
もので、図中(a)は走査線選択電圧(Vg)給電側か
ら1番目の画素電極に印加される走査線選択電圧波形
(Vg(1) )を、図中(b)はn番目の画素電極に印加
される走査線選択電圧波形(Vg(n) )を示している。
【0020】この図からわかるように、走査線選択電圧
波形(Vg)には走査線の時定数(τg)の影響によ
り、給電側から遠ざかるにつれ波形に歪みが生じ、映像
信号電位を書き込む期間Twr(n) が異なってくる。
波形(Vg)には走査線の時定数(τg)の影響によ
り、給電側から遠ざかるにつれ波形に歪みが生じ、映像
信号電位を書き込む期間Twr(n) が異なってくる。
【0021】この映像信号電圧(Vsig )の書き込む期
間Twr(n) は、△T(n) をn番目の画素における走査線
選択電圧(Vg)の遅延時間とすると、次式(a)で示
すことでき、更に△T(n) は次式(b)で示される。 Twr(n) =Ton−△T(n) …(a) △T(n) =α・(n・Rg)・{n・(Cgs+Cgd+Cgc)} =α・(n/m)2 ・τg…(b) 尚、αは比例定数、mは走査線1本あたりの画素数であ
り、τgは時定数であってm2・Rg・(Cgs+Cgd+Cgc) であ
る。
間Twr(n) は、△T(n) をn番目の画素における走査線
選択電圧(Vg)の遅延時間とすると、次式(a)で示
すことでき、更に△T(n) は次式(b)で示される。 Twr(n) =Ton−△T(n) …(a) △T(n) =α・(n・Rg)・{n・(Cgs+Cgd+Cgc)} =α・(n/m)2 ・τg…(b) 尚、αは比例定数、mは走査線1本あたりの画素数であ
り、τgは時定数であってm2・Rg・(Cgs+Cgd+Cgc) であ
る。
【0022】上述した式から、走査線選択電圧(Vg)
の給電側から遠い位置にある画素ほど映像信号電圧(V
sig )の書き込み不足が生じやすく、時定数(τg)が
大きすぎる場合には走査線方向に沿った輝度傾斜が視認
される。
の給電側から遠い位置にある画素ほど映像信号電圧(V
sig )の書き込み不足が生じやすく、時定数(τg)が
大きすぎる場合には走査線方向に沿った輝度傾斜が視認
される。
【0023】しかしながら、本発明によれば、寄生容量
(Cgd)を構成する容量成分に第1の絶縁膜、半導体
層、第2の絶縁膜の夫々が寄与し、これら容量の直列接
続となるため、時定数(τg)を十分に低減することが
できる。従って、本発明によれば、△T(n) を低減させ
ることができ、各所で均一な表示画像を得ることができ
る。
(Cgd)を構成する容量成分に第1の絶縁膜、半導体
層、第2の絶縁膜の夫々が寄与し、これら容量の直列接
続となるため、時定数(τg)を十分に低減することが
できる。従って、本発明によれば、△T(n) を低減させ
ることができ、各所で均一な表示画像を得ることができ
る。
【0024】
【実施例】以下、図面を参照して、この発明の一実施例
を詳細に説明する。図1はこの実施例のアレイ基板の一
部正面図を示すもので、図2は図1のA−A’線に沿っ
て切断したアクティブマトリクス型液晶表示素子の概略
断面図である。
を詳細に説明する。図1はこの実施例のアレイ基板の一
部正面図を示すもので、図2は図1のA−A’線に沿っ
て切断したアクティブマトリクス型液晶表示素子の概略
断面図である。
【0025】アクティブマトリクス型液晶表示素子(10
1) のアレイ基板(11)は、図1に示すように複数本の信
号線(15)と走査線(13)とがマトリクス状に配置され、交
点部分には薄膜トランジスタ(TFT)(21)を介して画
素電極(31)が配置されている。TFT(21)のゲート電極
(21a) は走査線(13)と一体に構成され、ドレイン電極(2
1b) は信号線(15)と一体に構成され、ソース電極(21c)
は画素電極(31)に接続されている。
1) のアレイ基板(11)は、図1に示すように複数本の信
号線(15)と走査線(13)とがマトリクス状に配置され、交
点部分には薄膜トランジスタ(TFT)(21)を介して画
素電極(31)が配置されている。TFT(21)のゲート電極
(21a) は走査線(13)と一体に構成され、ドレイン電極(2
1b) は信号線(15)と一体に構成され、ソース電極(21c)
は画素電極(31)に接続されている。
【0026】このTFT(21)は、図2に示すように、ゲ
ート電極(21a) 上にゲート絶縁膜(23)を介してa−Si
層から成る活性層(25)が設置され、この上にn+ 型のa
−Si層から成るオーミックコンタクト層(27b),(27c)
を介してドレイン電極(21b)、ソース電極(21c) が夫々
設置されている。また、活性層(25)中央部上には、活性
層( 25) が製造途中で腐食されることを防止するために
保護膜(29)が設置されている。
ート電極(21a) 上にゲート絶縁膜(23)を介してa−Si
層から成る活性層(25)が設置され、この上にn+ 型のa
−Si層から成るオーミックコンタクト層(27b),(27c)
を介してドレイン電極(21b)、ソース電極(21c) が夫々
設置されている。また、活性層(25)中央部上には、活性
層( 25) が製造途中で腐食されることを防止するために
保護膜(29)が設置されている。
【0027】また、この信号線(15)と走査線(13)との交
差領域(51)は次のような構成となっている。即ち、ゲー
ト電極(21a) と一体に構成された走査線(13)上には、T
FT(21)の第1の絶縁膜としてゲート絶縁膜(23)が延長
されて設置されており、この上にTFT(21)の活性層(2
5)と同一材料のa−Si層が半導体層(55)として島状に
設置されている。更に、この半導体層(55)上には、信号
線(15)とが接する半導体層(55)表面を被覆するようにT
FT(21)の保護膜(29)と同一材料の第2の絶縁膜(59)が
島状に設置されている。
差領域(51)は次のような構成となっている。即ち、ゲー
ト電極(21a) と一体に構成された走査線(13)上には、T
FT(21)の第1の絶縁膜としてゲート絶縁膜(23)が延長
されて設置されており、この上にTFT(21)の活性層(2
5)と同一材料のa−Si層が半導体層(55)として島状に
設置されている。更に、この半導体層(55)上には、信号
線(15)とが接する半導体層(55)表面を被覆するようにT
FT(21)の保護膜(29)と同一材料の第2の絶縁膜(59)が
島状に設置されている。
【0028】そして、このアクティブマトリクス型液晶
表示素子(101) は、上述したアレイ基板(11)と、透明絶
縁基板(110) 上に対向電極(113) 、配向膜(115) が順次
設置された対向基板(111) との間に液晶層(201) が挟持
されて成っている。
表示素子(101) は、上述したアレイ基板(11)と、透明絶
縁基板(110) 上に対向電極(113) 、配向膜(115) が順次
設置された対向基板(111) との間に液晶層(201) が挟持
されて成っている。
【0029】このようにしてアクティブマトリクス型液
晶表示素子(101) を構成することにより、走査線(13)と
信号線(15)との間には良好な層間絶縁が確保でき、走査
線(13)と信号線(15)とが短絡するといったことがない。
晶表示素子(101) を構成することにより、走査線(13)と
信号線(15)との間には良好な層間絶縁が確保でき、走査
線(13)と信号線(15)とが短絡するといったことがない。
【0030】また、本実施例のアクティブマトリクス型
液晶表示素子(101) の一表示画素は、図3の等価回路図
で示すことができる。尚、この図においてCgsはTFT
(21)のソース電極(21c) と走査線(13)との間の寄生容
量、Cgdは走査線(13)と信号線(15)の間の寄生容量、C
gcは走査線(13)と対向電極(113) の間の寄生容量であ
り、Rg は走査線(13)の配線抵抗を示している。
液晶表示素子(101) の一表示画素は、図3の等価回路図
で示すことができる。尚、この図においてCgsはTFT
(21)のソース電極(21c) と走査線(13)との間の寄生容
量、Cgdは走査線(13)と信号線(15)の間の寄生容量、C
gcは走査線(13)と対向電極(113) の間の寄生容量であ
り、Rg は走査線(13)の配線抵抗を示している。
【0031】本実施例のアクティブマトリクス型液晶表
示素子(101) によれば、走査線(13)と信号線(15)の交差
領域(51)には、層間絶縁膜としてゲート絶縁膜(23)、半
導体層(55)、第2の絶縁膜(59)が存在するため、半導体
層(55)の表面は信号線(15)と接触することがない。この
ため、半導体層(55)中へ電子が注入される経路は存在せ
ず、寄生容量(Cgd)はゲート絶縁膜(23)の容量(C1
)・半導体層(55)の容量(C2 )・第2の絶縁膜(59)
の容量(C3 )で構成される。従って、寄生容量(Cg
d)をCgd(B) とおくと、Cgd(B) は次式(c)で示さ
れる。 Cgd(B) =(C1・C2・C3)/(C1・C2+C2・C3+C3・C1)…(c)
示素子(101) によれば、走査線(13)と信号線(15)の交差
領域(51)には、層間絶縁膜としてゲート絶縁膜(23)、半
導体層(55)、第2の絶縁膜(59)が存在するため、半導体
層(55)の表面は信号線(15)と接触することがない。この
ため、半導体層(55)中へ電子が注入される経路は存在せ
ず、寄生容量(Cgd)はゲート絶縁膜(23)の容量(C1
)・半導体層(55)の容量(C2 )・第2の絶縁膜(59)
の容量(C3 )で構成される。従って、寄生容量(Cg
d)をCgd(B) とおくと、Cgd(B) は次式(c)で示さ
れる。 Cgd(B) =(C1・C2・C3)/(C1・C2+C2・C3+C3・C1)…(c)
【0032】このCgd(B) は、上述した従来のCgd(A)
比べて十分に小さいため、走査線(13)の非選択期間にお
いて映像信号電圧(Vsig )の走査線(13)への飛び込み
を低く抑えることができる。これにより、液晶層(201)
に直流電圧が印加されることなく、高コントラストある
いは良好な階調表示が得られる。
比べて十分に小さいため、走査線(13)の非選択期間にお
いて映像信号電圧(Vsig )の走査線(13)への飛び込み
を低く抑えることができる。これにより、液晶層(201)
に直流電圧が印加されることなく、高コントラストある
いは良好な階調表示が得られる。
【0033】また、寄生容量(Cgd)が低く抑えられる
ことから、走査線(13)の時定数(τg)を小さくするこ
とができる。これにより、走査線選択電圧(Vg)の歪
みを小さくすることができ、各所で均一な書き込み時間
(Ton)を得ることができ、これにより均一な表示画像
を得ることが可能となる。
ことから、走査線(13)の時定数(τg)を小さくするこ
とができる。これにより、走査線選択電圧(Vg)の歪
みを小さくすることができ、各所で均一な書き込み時間
(Ton)を得ることができ、これにより均一な表示画像
を得ることが可能となる。
【0034】このように、本実施例によれば、時定数
(τg)を抑えるために線幅を太くする等の必要がな
く、従って開口率の低下なく多階調表示を行う大型表示
画面を有する液晶表示装置であっても良好な表示画像が
得られる。図4は、この発明の他の実施例におけるアレ
イ基板の走査線(13)と信号線(15)との交差領域を表す図
である。
(τg)を抑えるために線幅を太くする等の必要がな
く、従って開口率の低下なく多階調表示を行う大型表示
画面を有する液晶表示装置であっても良好な表示画像が
得られる。図4は、この発明の他の実施例におけるアレ
イ基板の走査線(13)と信号線(15)との交差領域を表す図
である。
【0035】この実施例が上述した実施例と相違してい
る点は、信号線(15)の下にオーミック層(60)が形成され
ている点である。このオーミック層(60)は、非常に低抵
抗であるため信号線(15)と同電位となり、上述した実施
例と同様の効果を有することができる。また、特にこの
ように信号線(15)下に半導体層(55)、オーミック層(60)
を設けることにより、信号線(15)の断線が軽減されると
いった効果も奏する。
る点は、信号線(15)の下にオーミック層(60)が形成され
ている点である。このオーミック層(60)は、非常に低抵
抗であるため信号線(15)と同電位となり、上述した実施
例と同様の効果を有することができる。また、特にこの
ように信号線(15)下に半導体層(55)、オーミック層(60)
を設けることにより、信号線(15)の断線が軽減されると
いった効果も奏する。
【0036】尚、上述した実施例では、いずれも半導体
層(55)と信号線(13)との接触表面を被覆するように第2
の絶縁膜(59)を設けたが、半導体層(55)の端面部分は信
号線(13)と直接あるいはオーミック層(60)を介して接触
している。このように半導体層(55)の端面部分が信号線
(13)と直接あるいはオーミック層(60)を介して接触した
構成であっても良好な効果が得られる理由は、半導体層
(55)の端面部分はエッチング等により損傷を受けてお
り、電子が注入される経路とはなりにくいためと考えら
れる。しかしながら、半導体層(55)の端面部分をも第2
の絶縁膜(59)で被覆する構成を採用することにより、一
層優れた効果が得られることは言うまでもない。
層(55)と信号線(13)との接触表面を被覆するように第2
の絶縁膜(59)を設けたが、半導体層(55)の端面部分は信
号線(13)と直接あるいはオーミック層(60)を介して接触
している。このように半導体層(55)の端面部分が信号線
(13)と直接あるいはオーミック層(60)を介して接触した
構成であっても良好な効果が得られる理由は、半導体層
(55)の端面部分はエッチング等により損傷を受けてお
り、電子が注入される経路とはなりにくいためと考えら
れる。しかしながら、半導体層(55)の端面部分をも第2
の絶縁膜(59)で被覆する構成を採用することにより、一
層優れた効果が得られることは言うまでもない。
【0037】
【発明の効果】以上詳述したように、本発明によれば、
信号線と走査線との交差領域には、第1の絶縁膜、半導
体層、第2の絶縁膜が順次積層配置され、特に第2の絶
縁膜は半導体層と信号線との接触を防ぐように配置され
ているため、信号線と走査線との短絡を防止でき、高い
製造歩留まりを確保することができる。また、本発明に
よれば、上述した特有の構成により交差領域における寄
生容量を低減させることができる。
信号線と走査線との交差領域には、第1の絶縁膜、半導
体層、第2の絶縁膜が順次積層配置され、特に第2の絶
縁膜は半導体層と信号線との接触を防ぐように配置され
ているため、信号線と走査線との短絡を防止でき、高い
製造歩留まりを確保することができる。また、本発明に
よれば、上述した特有の構成により交差領域における寄
生容量を低減させることができる。
【0038】これにより、まず映像信号電圧が走査線選
択電圧に不均一に飛び込み、液晶層に不所望な電圧が印
加されることによるコントラスト低下、焼き付き、階調
表示能力の低下等の画質不良を抑えることができる。
択電圧に不均一に飛び込み、液晶層に不所望な電圧が印
加されることによるコントラスト低下、焼き付き、階調
表示能力の低下等の画質不良を抑えることができる。
【0039】また、交差領域における寄生容量の低減に
より、信号線の時定数を低減させることができる。これ
により、走査線選択電圧波形の歪みを小さくでき、各所
に均一な走査線選択電圧を均一な期間印加することがで
き、均一な表示画像を得ることができる。
より、信号線の時定数を低減させることができる。これ
により、走査線選択電圧波形の歪みを小さくでき、各所
に均一な走査線選択電圧を均一な期間印加することがで
き、均一な表示画像を得ることができる。
【図1】図1はこの発明の一実施例のアレイ基板の概略
正面図である。
正面図である。
【図2】図2は図1におけるA−A’線に沿って切断し
たアクティブマトリクス型液晶表示素子の概略断面図で
ある。
たアクティブマトリクス型液晶表示素子の概略断面図で
ある。
【図3】図3は図1におけるアクティブマトリクス型液
晶表示素子の一表示画素の等価回路図である。
晶表示素子の一表示画素の等価回路図である。
【図4】図4はこの発明の他の実施例のアクティブマト
リクス型液晶表示素子の概略断面図である。
リクス型液晶表示素子の概略断面図である。
【図5】図5は従来のアクティブマトリクス型液晶表示
素子のアレイ基板の概略正面図である。
素子のアレイ基板の概略正面図である。
【図6】図6は図5におけるB−B’線に沿って切断し
たアクティブマトリクス型液晶表示素子の概略断面図で
ある。
たアクティブマトリクス型液晶表示素子の概略断面図で
ある。
【図7】図7は図5におけるアクティブマトリクス型液
晶表示素子の一表示画素の等価回路図である。
晶表示素子の一表示画素の等価回路図である。
【図8】図8は従来のアクティブマトリクス型液晶表示
素子の各駆動波形を示す図である。
素子の各駆動波形を示す図である。
【図9】図9は従来のアクティブマトリクス型液晶表示
素子の走査線選択電圧波形の遅延を説明するための図で
ある。
素子の走査線選択電圧波形の遅延を説明するための図で
ある。
(11),(311)…アレイ基板 (13),(313)…走査線 (15),(315)…信号線 (21),(321)…TFT (23),(323)…ゲート絶縁膜 (51),(351)…交差領域 (59),(359)…第2の絶縁膜 (111),(411) …対向基板
Claims (2)
- 【請求項1】 複数本の走査線及び信号線がマトリクス
状に配置され、各交点近傍にスイッチ素子を介して画素
電極が配置されて成るアレイ基板と、前記アレイ基板に
対向する対向電極を備えた対向基板と、前記アレイ基板
と前記対向基板との間に挟持される液晶層とを備えたア
クティブマトリクス型液晶表示素子において、前記複数
本の走査線と信号線とが交差する交差領域の前記走査線
と前記信号線との間には第1の絶縁膜、半導体層および
前記半導体層と前記信号線との接触表面を被覆する第2
の絶縁膜を備えたことを特徴としたアクティブマトリク
ス型液晶表示素子。 - 【請求項2】 請求項1記載のスイッチ素子は、前記半
導体層と同一材料から成る活性層を備えた薄膜トランジ
スタであることを特徴としたアクティブマトリクス型液
晶表示素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14521492A JPH05341313A (ja) | 1992-06-05 | 1992-06-05 | アクティブマトリクス型液晶表示素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14521492A JPH05341313A (ja) | 1992-06-05 | 1992-06-05 | アクティブマトリクス型液晶表示素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05341313A true JPH05341313A (ja) | 1993-12-24 |
Family
ID=15380014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14521492A Pending JPH05341313A (ja) | 1992-06-05 | 1992-06-05 | アクティブマトリクス型液晶表示素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05341313A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008134337A (ja) * | 2006-11-27 | 2008-06-12 | Lg Phillips Lcd Co Ltd | 有機el表示装置 |
JP2010170108A (ja) * | 2008-12-25 | 2010-08-05 | Semiconductor Energy Lab Co Ltd | 半導体装置、およびその作製方法 |
JP2011176008A (ja) * | 2010-02-23 | 2011-09-08 | Sony Corp | 薄膜トランジスタ構造体およびその製造方法、ならびに電子機器 |
CN102636926A (zh) * | 2011-11-02 | 2012-08-15 | 深圳市华星光电技术有限公司 | 液晶显示面板及其制造方法 |
JP2016057646A (ja) * | 1999-06-02 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2017022389A (ja) * | 2010-12-01 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2019009458A (ja) * | 2009-12-11 | 2019-01-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
WO2022009823A1 (ja) * | 2020-07-07 | 2022-01-13 | 凸版印刷株式会社 | 薄膜トランジスタ、薄膜トランジスタアレイおよび薄膜トランジスタの製造方法 |
-
1992
- 1992-06-05 JP JP14521492A patent/JPH05341313A/ja active Pending
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8878175B2 (en) | 2008-12-25 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US11996416B2 (en) | 2008-12-25 | 2024-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US11158654B2 (en) | 2008-12-25 | 2021-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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US9768280B2 (en) | 2008-12-25 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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JP2017022389A (ja) * | 2010-12-01 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
WO2013063814A1 (zh) * | 2011-11-02 | 2013-05-10 | 深圳市华星光电技术有限公司 | 液晶显示面板及其制造方法 |
CN102636926A (zh) * | 2011-11-02 | 2012-08-15 | 深圳市华星光电技术有限公司 | 液晶显示面板及其制造方法 |
WO2022009823A1 (ja) * | 2020-07-07 | 2022-01-13 | 凸版印刷株式会社 | 薄膜トランジスタ、薄膜トランジスタアレイおよび薄膜トランジスタの製造方法 |
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