JPH05335946A - 位相同期ループ回路 - Google Patents

Abstract

(57)【要約】 【目的】ＰＬＬ回路の入力信号が変動した時でも、ゲイ
ン定数回路のゲイン定数の微調整を必要とせずに容易に
ループを収束させる。 【構成】入力信号に同期したクロック信号を出力するＰ
ＬＬ回路において、入力信号とクロック信号との位相差
に比例した電圧を出力する位相比較回路１１と、位相比
較回路の出力が入力するゲイン定数回路１２と、ゲイン
定数回路の出力が入力するＬＰＦ１３と、ＬＰＦの出力
レベルに応じて周波数が制御されるクロック信号を発生
して位相比較回路に供給するＶＣＯ１４と、入力信号の
平均周波数をクロック信号を基準として計数し、入力信
号に対して同期クロックの周波数が所定値以下であるか
所定値以上であるかを判別し、判別結果に応じて位相比
較回路の出力電圧を制御する周波数検出回路１６とを具
備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相同期ループ回路
（ＰＬＬ回路）に係り、特に位相比較回路のキャプチャ
ー（捕獲）レンジが狭い場合にループを速く収束させる
ために用いられる周波数検出回路を有するＰＬＬ回路に
関する。

【０００２】

【従来の技術】図６は、周波数検出回路を有するＰＬＬ
回路の従来例を示す。

【０００３】このＰＬＬ回路において、位相比較回路
（ＰＤ）６１は、入力信号（パルス信号）と電圧制御発
振回路（ＶＣＯ）６８の出力信号（同期クロック）との
位相を比較し、両信号の位相差に比例した電圧を出力す
るものである。この位相比較回路６１の出力信号は、ル
ープゲインを決定するための第１のゲイン定数（Ｋｐ）
回路６２を経て加算回路６６の一方の入力となる。

【０００４】分周回路６３は、入力信号（パルス信号）
をＮ分周するものである。周波数検出回路（ＦＤ）６４
は、上記分周回路６３の出力信号の平均周波数を前記Ｖ
ＣＯ６８の出力信号を基準として計数し、計数結果に比
例した信号を例えばＰＷＭ（パルス幅変調）形式等で出
力するものである。この周波数検出回路６４の出力信号
は、ループゲインを決定するための第２のゲイン定数
（Ｋｆ）回路６５を経て前記加算回路６６の他方の入力
となる。

【０００５】この加算回路６６の出力信号は、ループ特
性を決定するための低域通過濾波器（ＬＰＦ）６７を経
て前記ＶＣＯ６８の制御電圧として供給される。このＶ
ＣＯ６８は、制御電圧レベルに応じて発振周波数が制御
されたクロック信号を発生すると共に前記位相比較回路
６１に供給する。

【０００６】上記位相比較回路６１、第１のゲイン定数
回路６２、加算回路６６、ＬＰＦ６７およびＶＣＯ６８
は、ループ状に接続されて位相同期ループを形成してお
り、定常状態（位相同期状態）では入力信号に同期した
クロック信号をＶＣＯ６８が出力する。図７（ａ）は、
前記位相比較回路６１の検出特性を示している。

【０００７】この特性から分るように、検出位相差が−
πの場合に−Ｖｐの電圧を出力し、＋πの場合に＋Ｖｐ
の電圧を出力し、−π〜＋πの範囲内の線形な変化に対
応して−Ｖｐ〜＋Ｖｐの範囲内を線形に変化する電圧を
出力する。図７（ｂ）は、前記周波数検出回路６４の検
出特性を示している。

【０００８】この特性から分るように、位相比較回路６
１において、入力信号に対して同期クロックの周波数が
高い側のキャプチャレンジの範囲外の場合に計数値Ｃｔ
≦（Ｍ−ｍ）になり、入力信号に対して同期クロックの
周波数が低い側のキャプチャレンジの範囲外の場合にＣ
ｔ≧（Ｍ＋ｍ）になり、キャプチャレンジ内の領域にお
いては、（Ｍ−ｍ）＜Ｃｔ＜（Ｍ＋ｍ）になって出力が
零（ハイインピーダンス状態）になり、定常状態ではＣ
ｔ＝Ｍになる。上記した（Ｍ−ｍ）＜Ｃｔ＜（Ｍ＋ｍ）
の領域は、位相比較回路６１の出力に応じて位相同期ル
ープのループゲインを決定して位相同期状態になるよう
に制御するＰＤ動作領域である。

【０００９】これに対して、入力信号に対して同期クロ
ックの周波数が高い領域では、Ｃｔ≦（Ｍ−ｍ）となっ
て計数値に比例した電圧（−Ｖｆ以下）を出力する。同
様に、入力信号に対して同期クロックの周波数が低い領
域では、（Ｍ＋ｍ）≦Ｃｔとなって計数値に比例した電
圧（＋Ｖｆ以上）を出力する。

【００１０】このようにＣｔ≦（Ｍ−ｍ）または（Ｍ＋
ｍ）≦Ｃｔとなる領域は、周波数検出回路６４の出力に
応じて位相同期ループのループゲインを決定して位相同
期ループがＰＤ動作領域に移行するように制御するＦＤ
動作領域である。

【００１１】ところで、近年、信号処理のデジタル化が
進み、デジタルデータのビットクロックの抽出や時間軸
方向の変動を吸収するためのデジタル時間軸訂正回路
（TimeBase Corrector ；ＴＢＣ）などにＰＬＬ回路を
応用する場合を考える。この場合、前記したような従来
例のＰＬＬ回路を用いると、ゲイン定数回路６３のゲイ
ン定数Ｋｆ、ゲイン定数回路６２のゲイン定数Ｋｐの加
算比を微調整する必要がある。さらに、上記ゲイン定数
Ｋｆ、Ｋｐのバランスが悪いと、入力信号が変動した時
などに、ループの収束性が悪くなるという問題がある。

【００１２】

【発明が解決しようとする課題】上記したように従来の
周波数検出回路を有するＰＬＬ回路は、２個のゲイン定
数回路の各ゲイン定数の加算比を微調整する必要があ
り、入力信号が変動した時などにループの収束性が悪く
なるという問題があった。

【００１３】本発明は上記の問題点を解決すべくなされ
たもので、入力信号が変動した時でも、ゲイン定数回路
のゲイン定数の微調整を必要とせずに容易にループを収
束させることができる位相同期ループ回路を提供するこ
とを目的とする。

【００１４】

【課題を解決するための手段】本発明の位相同期ループ
回路は、入力信号とクロック信号との位相を比較し、両
信号の位相差に比例した電圧を出力する位相比較回路
と、この位相比較回路の出力信号を所定の定数倍だけ増
幅するゲイン定数回路と、このゲイン定数回路の出力信
号が入力する低域通過濾波器と、この低域通過濾波器の
出力信号の電圧レベルに応じて周波数が制御されたクロ
ック信号を出力すると共に前記位相比較回路に供給し、
定常状態では前記入力信号に同期したクロック信号を出
力しする電圧制御発振回路と、前記入力信号あるいはそ
の分周信号の平均周波数を前記クロック信号を基準とし
て計数し、入力信号あるいはその分周信号に対して同期
クロックの周波数が所定値以下の領域であるか所定値以
上の領域であるかの判別を行い、この判別の結果に応じ
て前記位相比較回路の出力電圧を負または正の一定値に
制御する周波数検出回路とを具備することを特徴とす
る。

【００１５】

【作用】周波数検出回路の動作領域では、入力信号に対
して同期クロックの周波数が所定値以下の低い領域であ
るか所定値以上の高い領域であるかの極性判別を行い、
極性判別結果に応じて、位相比較回路の出力が位相同期
ループを収束する方向の負または正の一定電圧となるよ
うに制御するので、位相比較回路の動作領域に速く移行
し、位相同期ループが速く収束する。従って、入力信号
が変動した時でも、ゲイン定数回路のゲイン定数の微調
整を必要とせずに容易にループを収束させることができ
る。

【００１６】なお、位相比較回路の出力が出力特性上の
最大値となるように制御すれば、周波数検出回路の動作
領域における位相比較回路出力と位相比較回路の動作領
域における位相比較回路出力とが連続性を有するので、
位相同期ループがより円滑に収束するようになる。ま
た、積分型の低域通過濾波器を用いることにより、電圧
制御発振回路の動作レンジの全てを有効に活用すること
ができる。

【００１７】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るＰＬＬ回
路を示している。

【００１８】このＰＬＬ回路において、位相比較回路
（ＰＤ）１１は、入力信号（パルス信号）とＶＣＯの出
力信号（同期クロック）との位相を比較し、両信号の位
相差に比例した電圧を出力するものである。ゲイン定数
（Ｋｐ）回路１２は、上記位相比較回路１１の出力電圧
を所定の定数倍だけ増幅するものであり、ループゲイン
を決定するために用いられる。積分型のＬＰＦ１３は、
上記ゲイン定数回路１２の出力信号が入力し、その直流
成分を抽出するものであり、ループ特性を決定する役割
を有する。ＶＣＯ１４は、上記ＬＰＦ１３の出力信号の
電圧レベルに応じて周波数が制御されたクロック信号を
発生すると共に前記位相比較回路１１に供給し、定常状
態では前記入力信号に同期したクロック信号を出力する
ものである。

【００１９】分周回路１５は、前記入力信号をＮ分周す
るものであり、必要に応じて用いられる。周波数検出回
路（ＦＤ）１６は、上記分周回路１５からの入力信号の
平均周波数を前記クロック信号を基準として計数し、入
力信号に対して同期クロックの周波数が所定値以下の領
域であるか所定値以上の領域であるかの判別を行う。そ
して、周波数検出回路１６は、上記判別の結果に応じ
て、位相比較回路出力が位相同期ループを収束する方向
の負または正の一定電圧（本例では、前記位相比較回路
１１の位相差対出力特性上の最小値または最大値に等し
い電圧）となるように制御するものである。なお、この
制御の一例としては、位相比較回路１１の出力を−Ｖｐ
電源（図示せず）または＋Ｖｐ電源（図示せず）の電圧
に切り換える。上記位相比較回路１１、ゲイン定数回路
１２、ＬＰＦ１３およびＶＣＯ１４は、ループ状に接続
されて位相同期ループを形成している。図２（ａ）は、
前記位相比較回路１１の検出特性を示している。

【００２０】この特性から分るように、検出位相差が−
πの場合に−Ｖｐの電圧を出力し、＋πの場合に＋Ｖｐ
の電圧を出力し、−π〜＋πの範囲内の線形な変化に対
応して−Ｖｐ〜＋Ｖｐの範囲内を線形に変化する電圧を
出力する。図２（ｂ）は、前記周波数検出回路１６の制
御特性を示している。

【００２１】この特性から分るように、位相比較回路１
１において、入力信号に対して同期クロックの周波数が
高い側のキャプチャレンジの範囲外の場合に計数値Ｃｔ
≦（Ｍ−ｍ）になり、入力信号に対して同期クロックの
周波数が低い側のキャプチャレンジの範囲外の場合にＣ
ｔ≧（Ｍ＋ｍ）になり、キャプチャレンジ内の領域にお
いては、（Ｍ−ｍ）＜Ｃｔ＜（Ｍ＋ｍ）になって出力が
零（ハイインピーダンス状態）になり、定常状態ではＣ
ｔ＝Ｍになる。上記した（Ｍ−ｍ）＜Ｃｔ＜（Ｍ＋ｍ）
の領域は、位相比較回路１１の出力に応じて位相同期ル
ープのループゲインを決定して位相同期状態になるよう
に制御するＰＤ動作領域である。

【００２２】これに対して、入力信号に対して同期クロ
ックの周波数が高い領域では、Ｃｔ≦（Ｍ−ｍ）となっ
て位相比較回路１１の出力特性上の最小値（−Ｖｐ）に
等しい一定電圧を出力する。同様に、入力信号に対して
同期クロックの周波数が低い領域では、（Ｍ＋ｍ）≦Ｃ
ｔとなって位相比較回路１１の出力特性上の最大値（＋
Ｖｐ）に等しい一定電圧を出力する。

【００２３】このようにＣｔ≦（Ｍ−ｍ）または（Ｍ＋
ｍ）≦Ｃｔとなる領域は、位相比較回路１１の出力が−
Ｖｐまたは＋Ｖｐとなるように周波数検出回路１６の出
力により制御して位相同期ループがＰＤ動作領域に移行
するように制御するＦＤ動作領域である。次に、上記実
施例のＰＬＬ回路の動作を説明する。

【００２４】周波数検出回路１６は、ＦＤ動作領域であ
るかＰＤ動作領域であるかの判別を行い、さらに、ＦＤ
動作領域においては入力信号に対して同期クロックの周
波数が低い領域であるか高い領域であるかの極性判別を
行う。そして、判別結果がＦＤ動作領域であった場合、
極性判別結果に応じて、位相比較回路１１の出力が位相
同期ループを収束する方向の負または正の一定電圧とな
るように制御するので、位相比較回路１１の動作領域に
速く移行し、位相同期ループが速く収束する。

【００２５】この場合、位相比較回路１１の出力が出力
特性上の最大値（−Ｖｐまたは＋Ｖｐ）となるように制
御され、ＦＤ動作領域における位相比較回路出力とＰＤ
動作領域における位相比較回路出力とが連続性を有する
ので、過渡状態における位相同期ループの収束性が極め
て良くなり、位相同期ループがより円滑に収束するよう
になる。従って、入力信号が変動した時でも、ＰＬＬ回
路のゲイン定数回路１２のゲイン定数の微調整を必要と
せずに容易にループを収束させることができる。

【００２６】また、ＬＰＦ１３は、例えば図３に示すよ
うな積分型のＬＰＦを用いることにより、ＶＣＯ１４の
動作レンジの全てを有効に活用し、ＶＣＯ１４の動作レ
ンジ内で位相同期ループを収束させることができる。図
３において、Ｒ１およびＲ２は抵抗、ｃは容量、３０は
演算増幅回路である。図４は、本発明のＰＬＬ回路をデ
ジタル時間軸訂正回路に応用した一例を示している。

【００２７】図４において、入力信号は、レーザーディ
スクプレーヤーの光学ピックアップから復調されたビデ
オ信号や、ビデオテープレコーダ等におけるビデオ信号
である。入力ビデオ信号はアナログデジタル変換回路
（ＡＤＣ）４１でデジタル信号に変換された後、時間軸
方向のジッタを吸収するための時間軸訂正ＲＡＭ（ラン
ダムアクセスメモリ）４２に書き込まれる。この時間軸
訂正ＲＡＭ４２から読み出されたデジタル信号は、デジ
タルアナログ変換回路（ＤＡＣ）４３でアナログ信号に
変換されて出力ビデオ信号となる。上記アナログデジタ
ル変換およびＲＡＭ書込みに用いられるクロックは、入
力ビデオ信号に同期した同期クロック信号であり、ＰＬ
Ｌ回路５０により生成される。

【００２８】このＰＬＬ回路５０は、基本構成として、
図１を参照して前述したような位相比較回路（ＰＤ）１
１、ゲイン定数回路（図示せず）、ＬＰＦ１３、ＶＣＯ
１４、周波数検出回路（ＦＤ）１６を有すると共に、同
期分離回路４４を有する。図５（ａ）は、ＰＬＬ回路５
０内の位相比較回路１１の検出特性を示しており、図２
（ａ）を参照して前述したような特性を有する。図５
（ｂ）は、ＰＬＬ回路５０内の周波数検出回路１６の検
出特性を示しており、図２（ｂ）を参照して前述したよ
うな制御特性を有する。

【００２９】デジタル信号に変換されたビデオ信号は、
位相比較回路１１に入力すると共に、同期分離回路４４
に入力して水平同期信号が分離される。周波数検出回路
１６は、上記水平同期信号を同期クロック信号を基準と
して計数し、ＰＤ動作領域を判別する。例えばＮＴＳＣ
方式のビデオ信号の場合、その色搬送波周波数ｆsc
（３．５８ＭＨｚ）の４倍（１４．３２ＭＨｚ）に同期
クロック信号の周波数を設定すると、周波数検出回路１
６の計数値はＭ＝９１０になる。この場合、ＰＤ動作領
域は、計数値の±１のずれを考慮して、Ｍ＝９０９〜９
１１とし、ＦＤ動作領域は、Ｍ≦９０８、９１２≦Ｍと
している。

【００３０】上記したデジタル時間軸訂正回路において
は、例えばレーザーディスクプレーヤーにおいてアドレ
スサーチ動作などの過渡的な動作をさせた場合に入力信
号が変動した時でも、ゲイン定数回路のゲイン定数の微
調整を必要とせずに容易にループを収束させることがで
き、プレーヤーの高性能化を図ることができる。

【００３１】

【発明の効果】上述したように本発明のＰＬＬ回路によ
れば、入力信号が変動した時でも、ゲイン定数回路のゲ
イン定数の微調整を必要とせずに容易にループを収束さ
せることができる。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路の一実施例を示すブロック
図。

【図２】図１中の位相比較回路の特性および周波数検出
回路の特性を示す図。

【図３】図１中のＬＰＦの一例を示す回路図。

【図４】本発明のＰＬＬ回路を応用したデジタル時間軸
訂正回路の一例を示すブロック図。

【図５】図４中の位相比較回路の特性および周波数検出
回路の特性を示す図。

【図６】従来のＰＬＬ回路を示すブロック図。

【図７】図６中の位相比較回路の特性および周波数検出
回路の特性を示す図。

【符号の説明】

１１…位相比較回路、１２…ゲイン定数回路、１３…Ｌ
ＰＦ、１４…ＶＣＯ、１５…分周回路、１６…周波数検
出回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力信号とクロック信号との位相を比較
   し、両信号の位相差に比例した電圧を出力する位相比較
   回路と、 この位相比較回路の出力電圧を所定の定数倍だけ増幅す
   るゲイン定数回路と、 このゲイン定数回路の出力信号が入力する低域通過濾波
   器と、 この低域通過濾波器の出力信号の電圧レベルに応じて周
   波数が制御されたクロック信号を発生すると共に前記位
   相比較回路に供給し、定常状態では前記入力信号に同期
   したクロック信号を出力する電圧制御発振回路と、 前記入力信号あるいはその分周信号の平均周波数を前記
   クロック信号を基準として計数し、上記入力信号あるい
   はその分周信号に対して前記同期クロックの周波数が所
   定値以下の領域であるか所定値以上の領域であるかの判
   別を行い、この判別の結果に応じて前記位相比較回路の
   出力電圧を負または正の一定値に制御する周波数検出回
   路とを具備することを特徴とする位相同期ループ回路。
2. 【請求項２】 請求項１記載の位相同期ループ回路にお
   いて、 前記周波数検出回路は、前記判別の結果に応じて前記位
   相比較回路の出力電圧をその位相差対出力特性上の最小
   値または最大値に等しくなるように制御することを特徴
   とする位相同期ループ回路。
3. 【請求項３】 請求項１または２記載の位相同期ループ
   回路において、 前記低域通過濾波器は、積分型の低域通過濾波器が用い
   られることを特徴とする位相同期ループ回路。