JPH05335919A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05335919A JPH05335919A JP4142316A JP14231692A JPH05335919A JP H05335919 A JPH05335919 A JP H05335919A JP 4142316 A JP4142316 A JP 4142316A JP 14231692 A JP14231692 A JP 14231692A JP H05335919 A JPH05335919 A JP H05335919A
- Authority
- JP
- Japan
- Prior art keywords
- node
- capacitance
- terminal
- switch means
- reducing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000004044 response Effects 0.000 claims abstract description 15
- 230000004913 activation Effects 0.000 claims description 25
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 19
- 230000000630 rising effect Effects 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Landscapes
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 イコライズ回路が活性状態から不活性状態に
移るときにイコライズされる信号線対のレベル変動を抑
制する。 【構成】 ノードＡとノードＢとの間に直列的に設けら
れるＮＭＯＳトランジスタ１、２および３と、ノードＡ
とノードＢとの間に直列的に設けられるＰＭＯＳトラン
ジスタ４，５および６とを含み、ＮＭＯＳトランジスタ
１および３とＰＭＯＳトランジスタ４および６とは、常
時ＯＮ状態にされ、ＮＭＯＳトランジスタ２およびＰＭ
ＯＳトランジスタ５は、イコライズ活性化信号φ，／φ
に応答してともにＯＮ／ＯＦＦする。ノードＡとＮＭＯ
Ｓトランジスタ２およびＰＭＯＳトランジスタ５のゲー
ト電極との間のキャパシタンスが低減されるとともに、
ノードＢとＮＭＯＳトランジスタ２およびＰＭＯＳトラ
ンジスタ５のゲート電極との間のキャパシタンスが低減
される。
移るときにイコライズされる信号線対のレベル変動を抑
制する。 【構成】 ノードＡとノードＢとの間に直列的に設けら
れるＮＭＯＳトランジスタ１、２および３と、ノードＡ
とノードＢとの間に直列的に設けられるＰＭＯＳトラン
ジスタ４，５および６とを含み、ＮＭＯＳトランジスタ
１および３とＰＭＯＳトランジスタ４および６とは、常
時ＯＮ状態にされ、ＮＭＯＳトランジスタ２およびＰＭ
ＯＳトランジスタ５は、イコライズ活性化信号φ，／φ
に応答してともにＯＮ／ＯＦＦする。ノードＡとＮＭＯ
Ｓトランジスタ２およびＰＭＯＳトランジスタ５のゲー
ト電極との間のキャパシタンスが低減されるとともに、
ノードＢとＮＭＯＳトランジスタ２およびＰＭＯＳトラ
ンジスタ５のゲート電極との間のキャパシタンスが低減
される。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、特に２つのノード間の電位を等しくするイコライ
ズ回路の改良に関するものである。
関し、特に２つのノード間の電位を等しくするイコライ
ズ回路の改良に関するものである。
【０００２】
【従来の技術】マイクロコンピュータ、半導体記憶装置
などの半導体集積回路装置は、多くのイコライズ回路を
備えている。イコライズ回路は、半導体集積回路装置内
の基準レベルを必要とする一対の信号線の間に設けら
れ、１対の信号線の電位を等しい電位にすることによっ
て、１対の信号線を論理しきい値にする。
などの半導体集積回路装置は、多くのイコライズ回路を
備えている。イコライズ回路は、半導体集積回路装置内
の基準レベルを必要とする一対の信号線の間に設けら
れ、１対の信号線の電位を等しい電位にすることによっ
て、１対の信号線を論理しきい値にする。
【０００３】図１０は、このようなイコライズ回路の従
来例を示す回路図である。図１０に示すイコライズ回路
は、Ｎチャネル型ＭＯＳトランジスタ２（以下、ＮＭＯ
Ｓトランジスタと称する）、およびＰチャネル型ＭＯＳ
トランジスタ５（以下、ＰＭＯＳトランジスタと称す
る）を含む。
来例を示す回路図である。図１０に示すイコライズ回路
は、Ｎチャネル型ＭＯＳトランジスタ２（以下、ＮＭＯ
Ｓトランジスタと称する）、およびＰチャネル型ＭＯＳ
トランジスタ５（以下、ＰＭＯＳトランジスタと称す
る）を含む。
【０００４】ＮＭＯＳトランジスタ９は、そのゲート電
極がイコライズ活性化信号φを受けるように接続され、
そのドレイン電極がノードＡに接続され、そのソース電
極がノードＢに接続される。ＰＭＯＳトランジスタ５
は、そのゲート電極がイコライズ活性化信号／φを受け
るように接続され、そのドレイン電極がノードＡに接続
され、そのソース電極がノードＢに接続される。なお、
Ｓ１およびＳ２は、１対の信号線である。
極がイコライズ活性化信号φを受けるように接続され、
そのドレイン電極がノードＡに接続され、そのソース電
極がノードＢに接続される。ＰＭＯＳトランジスタ５
は、そのゲート電極がイコライズ活性化信号／φを受け
るように接続され、そのドレイン電極がノードＡに接続
され、そのソース電極がノードＢに接続される。なお、
Ｓ１およびＳ２は、１対の信号線である。
【０００５】図１１は、図１０に示したイコライズ回路
の各ノードの波形図である。図１１（ａ）はイコライズ
活性化信号φおよび／φの波形を示し、（ｂ）は、ノー
ドＡおよびＢの波形である。
の各ノードの波形図である。図１１（ａ）はイコライズ
活性化信号φおよび／φの波形を示し、（ｂ）は、ノー
ドＡおよびＢの波形である。
【０００６】図１０および図１１を用いて、図１０に示
したイコライズ回路の動作を説明する。
したイコライズ回路の動作を説明する。
【０００７】まず、ノードＡとノードＢとを等しい電位
にする場合には、イコライズ活性化信号φが高レベルに
され、イコライズ活性化信号／φが低レベルにされる。
応答して、ＮＭＯＳトランジスタ２およびＰＭＯＳトラ
ンジスタ５はＯＮする。ノードＡとノードＢとは接続さ
れノードＡとノードＢの電位は１／２Ｖｃｃとなる。
にする場合には、イコライズ活性化信号φが高レベルに
され、イコライズ活性化信号／φが低レベルにされる。
応答して、ＮＭＯＳトランジスタ２およびＰＭＯＳトラ
ンジスタ５はＯＮする。ノードＡとノードＢとは接続さ
れノードＡとノードＢの電位は１／２Ｖｃｃとなる。
【０００８】次に、データ信号として、信号線Ｓ１に電
源電圧Ｖｃｃを与え、信号線Ｓ２に接地電位を与える場
合には、イコライズ活性化信号φを低レベルにし、イコ
ライズ活性化信号／φを高レベルにする。応答して、Ｎ
ＭＯＳトランジスタ２およびＰＭＯＳトランジスタ５は
ＯＦＦする。このようにして、ノードＡとノードＢとは
切離され、各ノードＡおよびＢの電位は、信号線Ｓ１お
よびＳ２に与えられた信号のレベルに収束する。
源電圧Ｖｃｃを与え、信号線Ｓ２に接地電位を与える場
合には、イコライズ活性化信号φを低レベルにし、イコ
ライズ活性化信号／φを高レベルにする。応答して、Ｎ
ＭＯＳトランジスタ２およびＰＭＯＳトランジスタ５は
ＯＦＦする。このようにして、ノードＡとノードＢとは
切離され、各ノードＡおよびＢの電位は、信号線Ｓ１お
よびＳ２に与えられた信号のレベルに収束する。
【０００９】
【発明が解決しようとする課題】しかし、イコライズ活
性化信号φが低レベルから高レベルへと遷移するとき、
ノードＡおよびＢの電位は、一瞬持上がる。このため、
ノードＡおよびＢの電位が信号のレベルに収束するのが
遅くなる。
性化信号φが低レベルから高レベルへと遷移するとき、
ノードＡおよびＢの電位は、一瞬持上がる。このため、
ノードＡおよびＢの電位が信号のレベルに収束するのが
遅くなる。
【００１０】このことを図１２ないし図１５を用いて詳
細に説明する。
細に説明する。
【００１１】図１２は、図１０に示したＰＭＯＳトラン
ジスタ５の断面構造図である。図１３は図１０に示した
ＭＯＳトランジスタのキャパシタンスに着目した等価回
路図である。図１４はＰＭＯＳトランジスタ５のキャパ
シタンスの変化を説明するための断面構造図である。図
１５はＭＯＳトランジスタのゲート−ソース間およびゲ
ート−ドレイン間のキャパシタンスとイコライズ活性化
信号φ（ゲート電圧）との関係を示すグラフである。
ジスタ５の断面構造図である。図１３は図１０に示した
ＭＯＳトランジスタのキャパシタンスに着目した等価回
路図である。図１４はＰＭＯＳトランジスタ５のキャパ
シタンスの変化を説明するための断面構造図である。図
１５はＭＯＳトランジスタのゲート−ソース間およびゲ
ート−ドレイン間のキャパシタンスとイコライズ活性化
信号φ（ゲート電圧）との関係を示すグラフである。
【００１２】図１２を参照して、ＰＭＯＳトランジスタ
５は、Ｎ型の半導体基板２０と、Ｐ型のソース領域２１
と、Ｐ型のドレイン領域２２と、チャネル領域２３と、
図示しない絶縁層を介在させてチャネル領域２３上に形
成されるゲート電極２４とを備える。ゲート電極２４と
ドレイン領域２１との間には、寄生的にキャパシタンス
ＣDPが存在する。ゲート電極２４とソース領域２２との
間には、寄生的にキャパシタンスＣSPが存在する。この
ようなキャパシタンスは、ＮＭＯＳトランジスタ２につ
いても同様に存在する。これらのキャパシタンスに着目
すると、図１０に示したイコライズ回路は、図１３の等
価回路で示すことができる。
５は、Ｎ型の半導体基板２０と、Ｐ型のソース領域２１
と、Ｐ型のドレイン領域２２と、チャネル領域２３と、
図示しない絶縁層を介在させてチャネル領域２３上に形
成されるゲート電極２４とを備える。ゲート電極２４と
ドレイン領域２１との間には、寄生的にキャパシタンス
ＣDPが存在する。ゲート電極２４とソース領域２２との
間には、寄生的にキャパシタンスＣSPが存在する。この
ようなキャパシタンスは、ＮＭＯＳトランジスタ２につ
いても同様に存在する。これらのキャパシタンスに着目
すると、図１０に示したイコライズ回路は、図１３の等
価回路で示すことができる。
【００１３】次に図１４を参照してキャパシタンスＣDP
およびＣSPの変化を説明する。
およびＣSPの変化を説明する。
【００１４】まずイコライズ活性化信号／φが低レベル
になると、ゲート電極２４が負に帯電し、チャネル領域
２４の電子が追い払われ、プラスの電荷が現われる。こ
のようにして、チャネル領域２４が深くなり、チャネル
２４に蓄積されるプラスの電荷が多くなる。したがっ
て、キャパシタンスＣDPおよびＣSPが図１５に示すごと
く大きくなる。
になると、ゲート電極２４が負に帯電し、チャネル領域
２４の電子が追い払われ、プラスの電荷が現われる。こ
のようにして、チャネル領域２４が深くなり、チャネル
２４に蓄積されるプラスの電荷が多くなる。したがっ
て、キャパシタンスＣDPおよびＣSPが図１５に示すごと
く大きくなる。
【００１５】この結果、イコライズ活性化信号／φが低
レベルから高レベルに遷移するとき、ＰＭＯＳトランジ
スタ５のゲート−ソース間のキャパシタンスＣSPおよび
ゲート−ドレイン間のキャパシタンスＣDPの影響を受
け、図１１に示したように、ノードＡおよびＢの電位は
一瞬持上がることになる。したがって、イコライズ回路
が不活性状態になってから、イコライズしていたノード
ＡおよびＢの電位が信号Ｓ１およびＳ２に与えられた電
位に収束するのが遅くなる。
レベルから高レベルに遷移するとき、ＰＭＯＳトランジ
スタ５のゲート−ソース間のキャパシタンスＣSPおよび
ゲート−ドレイン間のキャパシタンスＣDPの影響を受
け、図１１に示したように、ノードＡおよびＢの電位は
一瞬持上がることになる。したがって、イコライズ回路
が不活性状態になってから、イコライズしていたノード
ＡおよびＢの電位が信号Ｓ１およびＳ２に与えられた電
位に収束するのが遅くなる。
【００１６】それゆえに、この発明の目的は、イコライ
ズ回路が不活性状態になってからイコライズしていたノ
ードの電位が収束するまでの時間を短縮することであ
る。
ズ回路が不活性状態になってからイコライズしていたノ
ードの電位が収束するまでの時間を短縮することであ
る。
【００１７】
【課題を解決するための手段】請求項１に係る半導体集
積回路装置は、同じ電位にする必要がある第１および第
２のノードと、第１および第２のスイッチ手段と、第１
ないし第４のキャパシタンス低減手段とを含む。
積回路装置は、同じ電位にする必要がある第１および第
２のノードと、第１および第２のスイッチ手段と、第１
ないし第４のキャパシタンス低減手段とを含む。
【００１８】第１および第２のスイッチ手段は、各々が
制御端子と第１および第２の導通端子を備え、入力され
るイコライズ活性化信号に応答して、ＯＮ／ＯＦＦす
る。
制御端子と第１および第２の導通端子を備え、入力され
るイコライズ活性化信号に応答して、ＯＮ／ＯＦＦす
る。
【００１９】第１のキャパシタンス低減手段は、第１の
ノードと第１のスイッチ手段の第１の導通端子との間に
接続され、第１のノードと第１のスイッチ手段の制御端
子との間のキャパシタンスを低減する。
ノードと第１のスイッチ手段の第１の導通端子との間に
接続され、第１のノードと第１のスイッチ手段の制御端
子との間のキャパシタンスを低減する。
【００２０】第２のキャパシタンス低減手段は、第１の
ノードと第２のスイッチ手段の第１の導通端子との間に
接続され、第１のノードと第２のスイッチ手段の制御端
子との間のキャパシタンスを低減する。
ノードと第２のスイッチ手段の第１の導通端子との間に
接続され、第１のノードと第２のスイッチ手段の制御端
子との間のキャパシタンスを低減する。
【００２１】第３のキャパシタンス低減手段は、第２の
ノードと第１のスイッチ手段の第２の導通端子との間に
接続され、第２のノードと第１のスイッチ手段の制御端
子との間のキャパシタンスを低減する。
ノードと第１のスイッチ手段の第２の導通端子との間に
接続され、第２のノードと第１のスイッチ手段の制御端
子との間のキャパシタンスを低減する。
【００２２】第４のキャパシタンス低減手段は、第２の
ノードと第２のスイッチ手段の第２の導通端子と間に接
続され、第２のノードと第２のスイッチ手段の制御端子
との間のキャパシタンスを低減する。
ノードと第２のスイッチ手段の第２の導通端子と間に接
続され、第２のノードと第２のスイッチ手段の制御端子
との間のキャパシタンスを低減する。
【００２３】請求項２の発明に係る半導体集積回路装置
は、請求項１の半導体集積回路装置と同様に、第１およ
び第２のノードと、第１および第２のスイッチ手段とを
含み、さらに第１のキャパシタンス低減手段と、第２の
キャパシタンス低減手段とを含む。
は、請求項１の半導体集積回路装置と同様に、第１およ
び第２のノードと、第１および第２のスイッチ手段とを
含み、さらに第１のキャパシタンス低減手段と、第２の
キャパシタンス低減手段とを含む。
【００２４】第１のキャパシタンス低減手段は第１のノ
ードと第１のスイッチ手段の第１の導通手段との間およ
び第２のノードと第１のスイッチ手段の第２の導通端子
との間のいずれか一方に接続され、第１または第２のノ
ードと第１のスイッチ手段の制御手段との間のキャパシ
タンスを低減する。
ードと第１のスイッチ手段の第１の導通手段との間およ
び第２のノードと第１のスイッチ手段の第２の導通端子
との間のいずれか一方に接続され、第１または第２のノ
ードと第１のスイッチ手段の制御手段との間のキャパシ
タンスを低減する。
【００２５】第２のキャパシタンス低減手段は、第１の
ノードと第２のスイッチ手段の第１の導通端子との間お
よび第２のノードと第２のスイッチ手段の第２の導通端
子との間のいずれか一方に接続され、第１または第２の
ノードと第２のスイッチ手段の制御端子との間のキャパ
シタンスを低減する。
ノードと第２のスイッチ手段の第１の導通端子との間お
よび第２のノードと第２のスイッチ手段の第２の導通端
子との間のいずれか一方に接続され、第１または第２の
ノードと第２のスイッチ手段の制御端子との間のキャパ
シタンスを低減する。
【００２６】請求項３の発明に係る半導体集積回路装置
は、同じ電位にする必要がある第１および第２のノード
と、スイッチ手段と、第１および第２のキャパシタンス
低減手段を備える。
は、同じ電位にする必要がある第１および第２のノード
と、スイッチ手段と、第１および第２のキャパシタンス
低減手段を備える。
【００２７】スイッチ手段は、制御端子と第１および第
２の導通端子とを備え、入力されるイコライズ活性化信
号に応答して、ＯＮ／ＯＦＦする。
２の導通端子とを備え、入力されるイコライズ活性化信
号に応答して、ＯＮ／ＯＦＦする。
【００２８】第１のキャパシタンス低減手段は、第１の
ノードと第１のスイッチ手段の第１の導通端子との間に
接続され第１のノードとスイッチ手段の制御端子との間
のキャパシタンスを低減する。
ノードと第１のスイッチ手段の第１の導通端子との間に
接続され第１のノードとスイッチ手段の制御端子との間
のキャパシタンスを低減する。
【００２９】第２のキャパシタンス低減手段は、第２の
ノードとスイッチ手段の第２の導通端子との間に接続さ
れ、第２のノードとスイッチ手段の制御端子との間のキ
ャパシタンスを低減する。
ノードとスイッチ手段の第２の導通端子との間に接続さ
れ、第２のノードとスイッチ手段の制御端子との間のキ
ャパシタンスを低減する。
【００３０】請求項４の発明に係る半導体集積回路装置
は、同じ電位にする必要がある第１および第２のノード
と、第１ないし第３のＮチャネル型ＭＯＳトランジスタ
と、第１ないし第３のＰチャネル型ＭＯＳトランジスタ
とを含む。
は、同じ電位にする必要がある第１および第２のノード
と、第１ないし第３のＮチャネル型ＭＯＳトランジスタ
と、第１ないし第３のＰチャネル型ＭＯＳトランジスタ
とを含む。
【００３１】第１のＮチャネル型ＭＯＳトランジスタ
は、入力されるイコライズ活性化信号に応答して、ＯＮ
／ＯＦＦする。
は、入力されるイコライズ活性化信号に応答して、ＯＮ
／ＯＦＦする。
【００３２】第１のＰチャネル型ＭＯＳトランジスタ
は、入力されるイコライズ活性化信号に応答してＯＮ／
ＯＦＦする。
は、入力されるイコライズ活性化信号に応答してＯＮ／
ＯＦＦする。
【００３３】第２のＮチャネル型ＭＯＳトランジスタ
は、第１のノードにドレイン電極が接続され、第１のＮ
チャネル型ＭＯＳトランジスタのドレイン電極にソース
が接続され、ゲート電極が電源電圧を受けるように接続
される。
は、第１のノードにドレイン電極が接続され、第１のＮ
チャネル型ＭＯＳトランジスタのドレイン電極にソース
が接続され、ゲート電極が電源電圧を受けるように接続
される。
【００３４】第２のＰチャネル型ＭＯＳトランジスタ
は、第１のノードにドレイン電極が接続され、第１のＰ
チャネル型ＭＯＳトランジスタのドレイン電極にソース
電極が接続され、ゲート電極が接地端子に接続される。
は、第１のノードにドレイン電極が接続され、第１のＰ
チャネル型ＭＯＳトランジスタのドレイン電極にソース
電極が接続され、ゲート電極が接地端子に接続される。
【００３５】第３のＮチャネル型ＭＯＳトランジスタ
は、第２のノードにソース電極が接続され、第１のＮチ
ャネル型ＭＯＳトランジスタのソース電極にソース電極
が接続され、ゲート電極が電源電圧を受けるように接続
される。
は、第２のノードにソース電極が接続され、第１のＮチ
ャネル型ＭＯＳトランジスタのソース電極にソース電極
が接続され、ゲート電極が電源電圧を受けるように接続
される。
【００３６】第３のＰチャネル型ＭＯＳトランジスタ
は、第２のノードにドレイン電極が接続され、第１のＰ
チャネル型ＭＯＳトランジスタのソース電極にソース電
極が接続され、ゲート電極が接地端子に接続される。
は、第２のノードにドレイン電極が接続され、第１のＰ
チャネル型ＭＯＳトランジスタのソース電極にソース電
極が接続され、ゲート電極が接地端子に接続される。
【００３７】
【作用】請求項１の発明では、第１のノードと第１およ
び第２のスイッチ手段の第１の導通端子との間には、そ
れぞれ第１のキャパシタンス低減手段と第２のキャパシ
タンス低減手段とが設けられており、かつ第２のノード
と第１および第２のスイッチ手段の第２の導通端子との
間に、第３および第４のキャパシタンス低減手段が設け
られている。したがって、第１および第２のスイッチ手
段の制御端子と第１のノードとの間のキャパシタンス、
および第２のスイッチ手段の制御端子と第２のノードと
の間のキャパシタンスを低減することができる。それに
より第１および第２のスイッチ手段の各々に蓄積される
電荷が小さくなり、第１および第２のスイッチ手段がＯ
ＦＦした時点において、第１および第２のノードの電位
が持上がるのを抑制できる。この結果、第１および第２
のスイッチ手段がＯＦＦしてから第１および第２のノー
ドの電位が与えられた信号のレベルに達するまでの時間
が短縮される。
び第２のスイッチ手段の第１の導通端子との間には、そ
れぞれ第１のキャパシタンス低減手段と第２のキャパシ
タンス低減手段とが設けられており、かつ第２のノード
と第１および第２のスイッチ手段の第２の導通端子との
間に、第３および第４のキャパシタンス低減手段が設け
られている。したがって、第１および第２のスイッチ手
段の制御端子と第１のノードとの間のキャパシタンス、
および第２のスイッチ手段の制御端子と第２のノードと
の間のキャパシタンスを低減することができる。それに
より第１および第２のスイッチ手段の各々に蓄積される
電荷が小さくなり、第１および第２のスイッチ手段がＯ
ＦＦした時点において、第１および第２のノードの電位
が持上がるのを抑制できる。この結果、第１および第２
のスイッチ手段がＯＦＦしてから第１および第２のノー
ドの電位が与えられた信号のレベルに達するまでの時間
が短縮される。
【００３８】請求項２の発明では、第１のキャパシタン
ス低減手段により、第１または第２のノードと第１のス
イッチ手段の制御端子との間のキャパシタンスを低減
し、第２のキャパシタンス低減手段により、第１または
第２のノードと第２のスイッチ手段の制御端子との間の
キャパシタンスを低減している。それにより、スイッチ
手段のＯＦＦ時点で発生するノイズを抑制することがで
きる。また、請求項１に係る発明よりもキャパシタンス
低減手段の数が少なくてすみ半導体集積回路装置の構成
を簡単化することができる。
ス低減手段により、第１または第２のノードと第１のス
イッチ手段の制御端子との間のキャパシタンスを低減
し、第２のキャパシタンス低減手段により、第１または
第２のノードと第２のスイッチ手段の制御端子との間の
キャパシタンスを低減している。それにより、スイッチ
手段のＯＦＦ時点で発生するノイズを抑制することがで
きる。また、請求項１に係る発明よりもキャパシタンス
低減手段の数が少なくてすみ半導体集積回路装置の構成
を簡単化することができる。
【００３９】請求項４に係る発明では、第１のノードと
第２のノードとの間にＮチャネル型ＭＯＳトランジスタ
が、第２のＮＭＯＳトランジスタ、第１のＮＭＯＳトラ
ンジスタ、第３のＮＭＯＳトランジスタの順番に接続さ
れる。また、第１のノードと第２のノードとの間に、Ｐ
チャネル型ＭＯＳトランジスタが、第２のＰチャネル型
ＭＯＳトランジスタ、第１のＰチャネル型ＭＯＳトラン
ジスタ、第３のＰチャネル型ＭＯＳトランジスタの順に
接続される。第２および第３のＮチャネル型ＭＯＳトラ
ンジスタと第２および第３のＰチャネル型ＭＯＳトラン
ジスタは、常時ＯＮ状態にされているので、これらのＯ
Ｎ状態にされているＭＯＳトランジスタにより発生され
るゲート−ソース間およびゲート−ドレイン間のキャパ
シタンスにより、第１のＰチャネル型ＭＯＳトランジス
タおよび第１のＮチャネル型ＭＯＳトランジスタのキャ
パシタンスを低減することができる。
第２のノードとの間にＮチャネル型ＭＯＳトランジスタ
が、第２のＮＭＯＳトランジスタ、第１のＮＭＯＳトラ
ンジスタ、第３のＮＭＯＳトランジスタの順番に接続さ
れる。また、第１のノードと第２のノードとの間に、Ｐ
チャネル型ＭＯＳトランジスタが、第２のＰチャネル型
ＭＯＳトランジスタ、第１のＰチャネル型ＭＯＳトラン
ジスタ、第３のＰチャネル型ＭＯＳトランジスタの順に
接続される。第２および第３のＮチャネル型ＭＯＳトラ
ンジスタと第２および第３のＰチャネル型ＭＯＳトラン
ジスタは、常時ＯＮ状態にされているので、これらのＯ
Ｎ状態にされているＭＯＳトランジスタにより発生され
るゲート−ソース間およびゲート−ドレイン間のキャパ
シタンスにより、第１のＰチャネル型ＭＯＳトランジス
タおよび第１のＮチャネル型ＭＯＳトランジスタのキャ
パシタンスを低減することができる。
【００４０】この結果、第１のＰチャネル型ＭＯＳトラ
ンジスタおよび第１のＮチャネル型ＭＯＳトランジスタ
がＯＦＦした時点において、第１および第２のノードの
電位が持上がるのを抑制できる。
ンジスタおよび第１のＮチャネル型ＭＯＳトランジスタ
がＯＦＦした時点において、第１および第２のノードの
電位が持上がるのを抑制できる。
【００４１】
【実施例】図１は、この発明の一実施例を示す回路図で
ある。図１に示すイコライズ回路と図１０に示すイコラ
イズ回路とが異なるところは、ノードＡとＮＭＯＳトラ
ンジスタ２のドレイン電極との間にＮＭＯＳトランジス
タ１が設けられ、ノードＢとＮＭＯＳトランジスタ２の
ソース電極との間にＮＭＯＳトランジスタ３が設けら
れ、ノードＡとＰＭＯＳトランジスタ５のドレイン電極
との間にＰＭＯＳトランジスタ４が設けられ、ノードＢ
とＰＭＯＳトランジスタ５のソース電極との間にＰＭＯ
Ｓトランジスタ６が設けられていることである。
ある。図１に示すイコライズ回路と図１０に示すイコラ
イズ回路とが異なるところは、ノードＡとＮＭＯＳトラ
ンジスタ２のドレイン電極との間にＮＭＯＳトランジス
タ１が設けられ、ノードＢとＮＭＯＳトランジスタ２の
ソース電極との間にＮＭＯＳトランジスタ３が設けら
れ、ノードＡとＰＭＯＳトランジスタ５のドレイン電極
との間にＰＭＯＳトランジスタ４が設けられ、ノードＢ
とＰＭＯＳトランジスタ５のソース電極との間にＰＭＯ
Ｓトランジスタ６が設けられていることである。
【００４２】ＮＭＯＳトランジスタ１は、そのゲート電
極が電源電圧Ｖｃｃに接続され、そのドレイン電極がノ
ードＡに接続され、そのソース電極がＮＭＯＳトランジ
スタ２のドレイン電極に接続されている。ＮＭＯＳトラ
ンジスタ３は、そのゲート電極が電源電圧Ｖｃｃに接続
され、そのソース電極がＮＭＯＳトランジスタ２のソー
ス電極に接続され、そのドレイン電極がノードＢに接続
されている。ＰＭＯＳトランジスタ４は、そのゲート電
極が接地端子ＧＮＤに接続され、そのドレイン電極がノ
ードＡに接続され、そのソース電極がＰＭＯＳトランジ
スタ５のドレイン電極に接続されている。ＰＭＯＳトラ
ンジスタ６は、そのゲート電極が接地端子ＧＮＤに接続
され、そのソース電極がＰＭＯＳトランジスタ５のソー
ス電極に接続され、そのドレイン電極がノードＢに接続
されている。ＮＭＯＳトランジスタ１および３とＰＭＯ
Ｓトランジスタ４および６は、常時ＯＮ状態である。し
たがって、このイコライズ回路は、図１０に示したイコ
ライズ回路と同様に、イコライズ活性化信号φが高レベ
ルであり、／φが低レベルのとき、活性化される。
極が電源電圧Ｖｃｃに接続され、そのドレイン電極がノ
ードＡに接続され、そのソース電極がＮＭＯＳトランジ
スタ２のドレイン電極に接続されている。ＮＭＯＳトラ
ンジスタ３は、そのゲート電極が電源電圧Ｖｃｃに接続
され、そのソース電極がＮＭＯＳトランジスタ２のソー
ス電極に接続され、そのドレイン電極がノードＢに接続
されている。ＰＭＯＳトランジスタ４は、そのゲート電
極が接地端子ＧＮＤに接続され、そのドレイン電極がノ
ードＡに接続され、そのソース電極がＰＭＯＳトランジ
スタ５のドレイン電極に接続されている。ＰＭＯＳトラ
ンジスタ６は、そのゲート電極が接地端子ＧＮＤに接続
され、そのソース電極がＰＭＯＳトランジスタ５のソー
ス電極に接続され、そのドレイン電極がノードＢに接続
されている。ＮＭＯＳトランジスタ１および３とＰＭＯ
Ｓトランジスタ４および６は、常時ＯＮ状態である。し
たがって、このイコライズ回路は、図１０に示したイコ
ライズ回路と同様に、イコライズ活性化信号φが高レベ
ルであり、／φが低レベルのとき、活性化される。
【００４３】図２は、図１に示したＰＭＯＳトランジス
タ４、５および６の断面構造図である。図２を参照し
て、ＰＭＯＳトランジスタ４は、Ｐ型のドレイン領域２
５と、ゲート電極２６と、Ｐ型のドレイン領域２１と、
チャネル領域２７とを備える。ドレイン領域２１はＰＭ
ＯＳトランジスタ５のソース領域２１と共有される。Ｐ
ＭＯＳトランジスタ６は、Ｐ型のドレイン領域２８と、
Ｐ型のソース領域２２と、ゲート電極２９とを備える。
ソース領域２２は、ＰＭＯＳトランジスタ５のソース領
域２１とを共有している。ＰＭＯＳトランジスタ５は、
図１１に示したものと同様である。
タ４、５および６の断面構造図である。図２を参照し
て、ＰＭＯＳトランジスタ４は、Ｐ型のドレイン領域２
５と、ゲート電極２６と、Ｐ型のドレイン領域２１と、
チャネル領域２７とを備える。ドレイン領域２１はＰＭ
ＯＳトランジスタ５のソース領域２１と共有される。Ｐ
ＭＯＳトランジスタ６は、Ｐ型のドレイン領域２８と、
Ｐ型のソース領域２２と、ゲート電極２９とを備える。
ソース領域２２は、ＰＭＯＳトランジスタ５のソース領
域２１とを共有している。ＰＭＯＳトランジスタ５は、
図１１に示したものと同様である。
【００４４】ＰＭＯＳトランジスタ４および６は、その
ゲート電極２６および２９が接地端子ＧＮＤに接続され
ており、チャネル領域２７および３２は、プラスの電荷
が蓄積される。それにより、ＰＭＯＳトランジスタ４の
ゲート電極２６とドレイン領域２５との間にはキャパシ
タンスＣD1が存在し、ゲート電極２６とソース領域２１
との間にはＣS1が存在する。ＰＭＯＳトランジスタ６の
ゲート電極２９とソース領域２２との間にはキャパシタ
ンスＣS2が存在し、ゲート電極２９とドレイン領域２８
との間にはキャパシタンスＣD2が存在する。ＰＭＯＳト
ランジスタ４および６は、常時ＯＮ状態であるため、キ
ャパシタンスＣD1，ＣS1，ＣD2およびＣ S2は最も大きい
状態である。
ゲート電極２６および２９が接地端子ＧＮＤに接続され
ており、チャネル領域２７および３２は、プラスの電荷
が蓄積される。それにより、ＰＭＯＳトランジスタ４の
ゲート電極２６とドレイン領域２５との間にはキャパシ
タンスＣD1が存在し、ゲート電極２６とソース領域２１
との間にはＣS1が存在する。ＰＭＯＳトランジスタ６の
ゲート電極２９とソース領域２２との間にはキャパシタ
ンスＣS2が存在し、ゲート電極２９とドレイン領域２８
との間にはキャパシタンスＣD2が存在する。ＰＭＯＳト
ランジスタ４および６は、常時ＯＮ状態であるため、キ
ャパシタンスＣD1，ＣS1，ＣD2およびＣ S2は最も大きい
状態である。
【００４５】図３は、前述したキャパシタンスに着目し
た図１のイコライズ回路の等価回路である。図２におい
て説明したように、ＰＭＯＳトランジスタ４、５および
６には寄生的にキャパシタンスが存在し、これと同様に
ＮＭＯＳトランジスタ１、２および３にも寄生的にキャ
パシタンスが存在する。ＮＭＯＳトランジスタ１は、そ
のゲート−ドレイン間にキャパシタンスＣD3を持ち、そ
のゲートとソースとの間にキャパシタンスＣS3を持つ。
ＮＭＯＳトランジスタ６はそのゲートとソースとの間に
キャパシタンスＣS4を持ち、そのゲートとドレインとの
間にキャパシタンスＣD4を持つ。また、図３に示すＲON
は、各ＭＯＳトランジスタのＯＮ状態時の抵抗値であ
る。
た図１のイコライズ回路の等価回路である。図２におい
て説明したように、ＰＭＯＳトランジスタ４、５および
６には寄生的にキャパシタンスが存在し、これと同様に
ＮＭＯＳトランジスタ１、２および３にも寄生的にキャ
パシタンスが存在する。ＮＭＯＳトランジスタ１は、そ
のゲート−ドレイン間にキャパシタンスＣD3を持ち、そ
のゲートとソースとの間にキャパシタンスＣS3を持つ。
ＮＭＯＳトランジスタ６はそのゲートとソースとの間に
キャパシタンスＣS4を持ち、そのゲートとドレインとの
間にキャパシタンスＣD4を持つ。また、図３に示すＲON
は、各ＭＯＳトランジスタのＯＮ状態時の抵抗値であ
る。
【００４６】図３の等価回路により、ノードＡとＮＭＯ
Ｓトランジスタ２のゲート電極との間のキャパシタンス
およびノードＢとＮＭＯＳトランジスタ２のゲート電極
との間のキャパシタンスは、それぞれＣDNおよびＣSNよ
りも小さい。また、ノードＡとＰＭＯＳトランジスタ５
のゲート電極との間のキャパシタンスおよびノードＢと
ＮＭＯＳトランジスタ５のゲート電極との間のキャパシ
タンスは、ＣDPおよびＣSPよりも小さい。したがって、
ＰＭＯＳトランジスタ５に蓄積されるプラスの電荷が接
地端子ＧＮＤに流れやすく、ＮＭＯＳトランジスタ２に
蓄積されるマイナスの電荷が電源端子Ｖｃｃに流れやす
くなる。このため、ＮＭＯＳトランジスタ２およびＰＭ
ＯＳ５がＯＦＦしたときに、ノードＡおよびＢの電位が
持上がるのを抑制できる。このようにして、ＭＯＳトラ
ンジスタ２および５がＯＦＦしたときに、ノードＡおよ
びＢの電位が信号のレベルに収束する時間を短縮でき
る。
Ｓトランジスタ２のゲート電極との間のキャパシタンス
およびノードＢとＮＭＯＳトランジスタ２のゲート電極
との間のキャパシタンスは、それぞれＣDNおよびＣSNよ
りも小さい。また、ノードＡとＰＭＯＳトランジスタ５
のゲート電極との間のキャパシタンスおよびノードＢと
ＮＭＯＳトランジスタ５のゲート電極との間のキャパシ
タンスは、ＣDPおよびＣSPよりも小さい。したがって、
ＰＭＯＳトランジスタ５に蓄積されるプラスの電荷が接
地端子ＧＮＤに流れやすく、ＮＭＯＳトランジスタ２に
蓄積されるマイナスの電荷が電源端子Ｖｃｃに流れやす
くなる。このため、ＮＭＯＳトランジスタ２およびＰＭ
ＯＳ５がＯＦＦしたときに、ノードＡおよびＢの電位が
持上がるのを抑制できる。このようにして、ＭＯＳトラ
ンジスタ２および５がＯＦＦしたときに、ノードＡおよ
びＢの電位が信号のレベルに収束する時間を短縮でき
る。
【００４７】図４は、図１に示したイコライズ回路の各
ノードの波形図である。図４に示す波形図が、図１１に
示す波形図と異なるところは、ＭＯＳトランジスタ２お
よび５がＯＦＦした直後に、キャパシタンスＣDN、
ＣSN、ＣDPおよびＣSPによるノイズが発生しないことで
ある。これは前述したように、ノードＡとゲート電極と
の間のキャパシタンスおよびノードＢとゲート電極との
間のキャパシタンスが低減されているためである。
ノードの波形図である。図４に示す波形図が、図１１に
示す波形図と異なるところは、ＭＯＳトランジスタ２お
よび５がＯＦＦした直後に、キャパシタンスＣDN、
ＣSN、ＣDPおよびＣSPによるノイズが発生しないことで
ある。これは前述したように、ノードＡとゲート電極と
の間のキャパシタンスおよびノードＢとゲート電極との
間のキャパシタンスが低減されているためである。
【００４８】図５は、この発明の第２の実施例を示す回
路図である。図５に示すイコライズ回路が図１に示すイ
コライズ回路と異なるところは、ＮＭＯＳトランジスタ
３およびＰＭＯＳトランジスタ６が除かれていることで
ある。
路図である。図５に示すイコライズ回路が図１に示すイ
コライズ回路と異なるところは、ＮＭＯＳトランジスタ
３およびＰＭＯＳトランジスタ６が除かれていることで
ある。
【００４９】図６は、キャパシタンスに着目した図５の
等価回路である。図６を参照して、ノードＡとキャパシ
タンスＣDNとの間は、ＯＮ抵抗ＲON、キャパシタンスＣ
D3およびＣS3からなるフィルタが形成が形成されてい
る。またノードＡとキャパシタンスＣDPとの間には、キ
ャパシタンスＣD1およびＣS1からなるフィルタ回路が形
成されている。それにより、ノードＡとＭＯＳトランジ
スタ２および５のゲート電極との間のキャパシタンスは
低減される。この結果、ＭＯＳトランジスタ２および５
がＯＦＦしたときに蓄積した電荷が流れやすくなり、ノ
ードＡおよびノードＢの電位が持上がるのを抑制するこ
とができる。
等価回路である。図６を参照して、ノードＡとキャパシ
タンスＣDNとの間は、ＯＮ抵抗ＲON、キャパシタンスＣ
D3およびＣS3からなるフィルタが形成が形成されてい
る。またノードＡとキャパシタンスＣDPとの間には、キ
ャパシタンスＣD1およびＣS1からなるフィルタ回路が形
成されている。それにより、ノードＡとＭＯＳトランジ
スタ２および５のゲート電極との間のキャパシタンスは
低減される。この結果、ＭＯＳトランジスタ２および５
がＯＦＦしたときに蓄積した電荷が流れやすくなり、ノ
ードＡおよびノードＢの電位が持上がるのを抑制するこ
とができる。
【００５０】図７は、この発明の第３の実施例を示す回
路図である。図７に示すイコライズ回路が図５に示すイ
コライズ回路と異なるところは、図１に示したイコライ
ズ回路のノードＡ側のＭＯＳトランジスタ１および４を
取除いていることである。
路図である。図７に示すイコライズ回路が図５に示すイ
コライズ回路と異なるところは、図１に示したイコライ
ズ回路のノードＡ側のＭＯＳトランジスタ１および４を
取除いていることである。
【００５１】この実施例ではノードＢとＮＭＯＳトラン
ジスタ２のゲート電極との間のキャパシタンスおよびノ
ードＢとＰＭＯＳトランジスタ５のゲート電極との間の
キャパシタンスを低減できる。したがって、図５の場合
と同様にＭＯＳトランジスタ２および５がＯＮするとき
において、ノードＡおよびＢの電位が持上がるのを抑制
できる。
ジスタ２のゲート電極との間のキャパシタンスおよびノ
ードＢとＰＭＯＳトランジスタ５のゲート電極との間の
キャパシタンスを低減できる。したがって、図５の場合
と同様にＭＯＳトランジスタ２および５がＯＮするとき
において、ノードＡおよびＢの電位が持上がるのを抑制
できる。
【００５２】図８は、この発明の第４の実施例を示す回
路図である。図８に示すイコライズ回路が、図１に示す
イコライズ回路と異なるところは、ＰＭＯＳトランジス
タ４、５および６を取除いていることである。このイコ
ライズ回路のキャパシタンスに着目した等価回路は、図
３に示した等価回路から、Ｐチャネル側回路を取除いた
ものである。したがって、ノードＡとＮＭＯＳトランジ
スタ２との間にはキャパシタンスＣD3、ＣS3とオン抵抗
ＲONからなるフィルタ回路が形成される。また、ノード
ＢとＮＭＯＳトランジスタ２との間にはキャパシタンス
ＣD4、ＣS4とオン抵抗ＲONからなるフィルタ回路が形成
される。したがって、ノードＡとＮＭＯＳトランジスタ
２のゲート電極との間およびノードＢとＮＭＯＳトラン
ジスタ２のゲート電極との間のキャパシタンスが低減さ
れる。この結果、ＮＭＯＳトランジスタ２がＯＦＦする
ときにおいて、ノードＡおよびノードＢの電位が持上が
るのを抑制できる。
路図である。図８に示すイコライズ回路が、図１に示す
イコライズ回路と異なるところは、ＰＭＯＳトランジス
タ４、５および６を取除いていることである。このイコ
ライズ回路のキャパシタンスに着目した等価回路は、図
３に示した等価回路から、Ｐチャネル側回路を取除いた
ものである。したがって、ノードＡとＮＭＯＳトランジ
スタ２との間にはキャパシタンスＣD3、ＣS3とオン抵抗
ＲONからなるフィルタ回路が形成される。また、ノード
ＢとＮＭＯＳトランジスタ２との間にはキャパシタンス
ＣD4、ＣS4とオン抵抗ＲONからなるフィルタ回路が形成
される。したがって、ノードＡとＮＭＯＳトランジスタ
２のゲート電極との間およびノードＢとＮＭＯＳトラン
ジスタ２のゲート電極との間のキャパシタンスが低減さ
れる。この結果、ＮＭＯＳトランジスタ２がＯＦＦする
ときにおいて、ノードＡおよびノードＢの電位が持上が
るのを抑制できる。
【００５３】図９は、この発明の第５の実施例を示す半
導体集積回路装置の一部のブロック図である。図９に示
す半導体集積回路装置１００は、行方向に設けられるワ
ード線ＷＬ0 ，ＷＬ1 と、列方向に設けられるビット線
対Ｂ，／Ｂと、ワード線とビット線の交点に設けられる
メモリセルＭＣと、データ入出力線Ｉ／Ｏ0 ，Ｉ／Ｏ 1
と、センスアンプ１０１と、センスアンプ１０１とデー
タ入出力線Ｉ／Ｏ0 ，Ｉ／Ｏ1 との間に設けられ、列選
択信号Ｙに応答して、ＯＮ／ＯＦＦする列選択用トラン
ジスタＴＲ１およびＴＲ２と、読出されたデータを増幅
するプリアンプ１０３と、プリアンプ１０３の前段に設
けられるイコライズ回路１０２と、プリアンプ１０３に
より増幅された信号をさらに増幅してデータ出力端子Ｄ
ｏに出力するメインアンプ１０４とを含む。
導体集積回路装置の一部のブロック図である。図９に示
す半導体集積回路装置１００は、行方向に設けられるワ
ード線ＷＬ0 ，ＷＬ1 と、列方向に設けられるビット線
対Ｂ，／Ｂと、ワード線とビット線の交点に設けられる
メモリセルＭＣと、データ入出力線Ｉ／Ｏ0 ，Ｉ／Ｏ 1
と、センスアンプ１０１と、センスアンプ１０１とデー
タ入出力線Ｉ／Ｏ0 ，Ｉ／Ｏ1 との間に設けられ、列選
択信号Ｙに応答して、ＯＮ／ＯＦＦする列選択用トラン
ジスタＴＲ１およびＴＲ２と、読出されたデータを増幅
するプリアンプ１０３と、プリアンプ１０３の前段に設
けられるイコライズ回路１０２と、プリアンプ１０３に
より増幅された信号をさらに増幅してデータ出力端子Ｄ
ｏに出力するメインアンプ１０４とを含む。
【００５４】プリアンプ１０３は、差動増幅回路１０
５、１０６および１０７と、差動増幅回路１０５および
１０６の出力端子に接続される信号線をイコライズする
イコライズ回路１０８が設けられている。このイコライ
ズ回路１０８は、図１に示したイコライズ回路が用いら
れている。
５、１０６および１０７と、差動増幅回路１０５および
１０６の出力端子に接続される信号線をイコライズする
イコライズ回路１０８が設けられている。このイコライ
ズ回路１０８は、図１に示したイコライズ回路が用いら
れている。
【００５５】イコライズ回路１０２も、図１に示したイ
コライズ回路と同じ構成にされている。
コライズ回路と同じ構成にされている。
【００５６】次に図９に示した半導体記憶装置の読出動
作について説明する。読出動作の前には、イコライズ活
性化信号φが高レベルにされ、イコライズ活性化信号／
φが低レベルにされる。応答してイコライズ回路１０２
はデータ入出力Ｉ／Ｏ0 ，Ｉ／Ｏ1 を接続しデータ出力
線対の電位を等しい電位にする。またイコライズ回路１
０８も同様に、差動増幅器１０５および１０６の出力端
子に接続される出力線をイコライズする。このイコライ
ズをした後に、イコライズ活性化信号φ，／φが反転す
ると、応答して、データ入出力Ｉ／Ｏ0 とＩ／Ｏ1 とを
切離し、データ出力線Ｉ／Ｏ0 ，Ｉ／Ｏ1 に現われた電
位を伝達する。このようにして、データ入出力線対およ
び差動増幅回路１０５および１０６の出力端子に接続さ
れる信号線をイコライズすることにより、各信号線に伝
達される信号に対して基準レベルを与えることができ
る。
作について説明する。読出動作の前には、イコライズ活
性化信号φが高レベルにされ、イコライズ活性化信号／
φが低レベルにされる。応答してイコライズ回路１０２
はデータ入出力Ｉ／Ｏ0 ，Ｉ／Ｏ1 を接続しデータ出力
線対の電位を等しい電位にする。またイコライズ回路１
０８も同様に、差動増幅器１０５および１０６の出力端
子に接続される出力線をイコライズする。このイコライ
ズをした後に、イコライズ活性化信号φ，／φが反転す
ると、応答して、データ入出力Ｉ／Ｏ0 とＩ／Ｏ1 とを
切離し、データ出力線Ｉ／Ｏ0 ，Ｉ／Ｏ1 に現われた電
位を伝達する。このようにして、データ入出力線対およ
び差動増幅回路１０５および１０６の出力端子に接続さ
れる信号線をイコライズすることにより、各信号線に伝
達される信号に対して基準レベルを与えることができ
る。
【００５７】このようにしてイコライズされた後に、デ
ータは次のようにして読出される。すなわち、行方向に
設けられたワード線ＷＬ0 ，ＷＬ1 と、列方向に設けら
れたビット線対Ｂ，／Ｂを活性化することにより、所望
のメモリセルＭＣが選択される。選択されたメモリセル
ＭＣから読出されたデータ信号は、センスアンプ１０１
により増幅された後、列選択用トランジスタＴＲ１およ
びＴＲ２を通してデータ入出力線Ｉ／Ｏ0 ，Ｉ／Ｏ1 に
伝達される。データ入出力線Ｉ／Ｏ0 ，Ｉ／Ｏ 1 に伝達
されたデータ信号は、プリアンプ１０３により増幅され
た後、メインアンプ１０４に与えられる。メインアンプ
１０４は、外部の負荷を駆動し得る電位までデータ信号
を増幅し、この増幅したデータ信号をデータ出力端子Ｄ
ｏに与える。
ータは次のようにして読出される。すなわち、行方向に
設けられたワード線ＷＬ0 ，ＷＬ1 と、列方向に設けら
れたビット線対Ｂ，／Ｂを活性化することにより、所望
のメモリセルＭＣが選択される。選択されたメモリセル
ＭＣから読出されたデータ信号は、センスアンプ１０１
により増幅された後、列選択用トランジスタＴＲ１およ
びＴＲ２を通してデータ入出力線Ｉ／Ｏ0 ，Ｉ／Ｏ1 に
伝達される。データ入出力線Ｉ／Ｏ0 ，Ｉ／Ｏ 1 に伝達
されたデータ信号は、プリアンプ１０３により増幅され
た後、メインアンプ１０４に与えられる。メインアンプ
１０４は、外部の負荷を駆動し得る電位までデータ信号
を増幅し、この増幅したデータ信号をデータ出力端子Ｄ
ｏに与える。
【００５８】以上の第５の実施例であれば、イコライズ
回路１０２および１０８が非活性状態に遷移するとき
に、データ出力線対の電位が持上がるのを抑制すること
ができるので、データの読出速度を向上させることがで
きる。
回路１０２および１０８が非活性状態に遷移するとき
に、データ出力線対の電位が持上がるのを抑制すること
ができるので、データの読出速度を向上させることがで
きる。
【００５９】なお第５の実施例では、読出についてのみ
説明したが、データ入出力線対をイコライズすることが
できることから、データの書込速度についても同様に向
上させることができる。
説明したが、データ入出力線対をイコライズすることが
できることから、データの書込速度についても同様に向
上させることができる。
【００６０】
【発明の効果】以上のこの発明であれば、第１のノード
とスイッチ手段の制御端子との間および第２のノードと
スイッチ手段の制御端子との間のキャパシタンスを低減
することができるので、スイッチ手段がＯＮ状態からＯ
ＦＦ状態に遷移するときに、第１のノードおよび第２の
ノードの電位が持上がるのを抑制できる。この結果、信
号の伝達速度を向上させることができる。
とスイッチ手段の制御端子との間および第２のノードと
スイッチ手段の制御端子との間のキャパシタンスを低減
することができるので、スイッチ手段がＯＮ状態からＯ
ＦＦ状態に遷移するときに、第１のノードおよび第２の
ノードの電位が持上がるのを抑制できる。この結果、信
号の伝達速度を向上させることができる。
【図１】この発明の一実施例を示す回路図である。
【図２】図１に示したＰＭＯＳトランジスタの断面構造
図である。
図である。
【図３】キャパシタンスに着目した図１の等価回路であ
る。
る。
【図４】図１に示したイコライズ回路の各ノードの波形
図である。
図である。
【図５】この発明の第２の実施例を示す回路図である。
【図６】キャパシタンスに着目した図５のイコライズ回
路の等価回路である。
路の等価回路である。
【図７】この発明の第３の実施例を示す回路図である。
【図８】この発明の第４の実施例を示す回路図である。
【図９】この発明の第５の実施例を示す半導体記憶装置
のブロック図である。
のブロック図である。
【図１０】従来のイコライズ回路の回路図である。
【図１１】図１０に示したイコライズ回路の各ノードの
波形図である。
波形図である。
【図１２】図１０に示したＰＭＯＳトランジスタの断面
構造図である。
構造図である。
【図１３】キャパシタンスに着目した図１０のイコライ
ズ回路の等価回路である。
ズ回路の等価回路である。
【図１４】図１０に示したＰＭＯＳトランジスタのキャ
パシタンスの変化を説明するための断面構造図である。
パシタンスの変化を説明するための断面構造図である。
【図１５】ＭＯＳトランジスタのゲート−ソース間およ
びゲート−ドレイン間のキャパシタンスとゲート電圧と
の関係を示すグラフである。
びゲート−ドレイン間のキャパシタンスとゲート電圧と
の関係を示すグラフである。
１，２，３ ＮＭＯＳトランジスタ ４，５，６ ＰＭＯＳトランジスタ φ，／φ イコライズ活性化信号 ＣD1〜ＣD4 ゲート−ドレイン間容量 ＣDN ゲート−ドレイン間容量 ＣS1〜ＣS4 ゲート−ソース間容量 ＣSN，ＣSP ゲート−ソース間容量
Claims (4)
- 【請求項１】 同じ電位にする必要がある第１および第
２のノードと、 各々が制御端子と第１および第２の導通端子とを備え、
入力されるイコライズ活性化信号に応答して、ＯＮ／Ｏ
ＦＦする第１および第２のスイッチ手段と、 前記第１のノードと前記第１のスイッチ手段の第１の導
通端子との間に接続され、前記第１のノードと前記第１
のスイッチ手段の制御端子との間のキャパシタンスを低
減する第１のキャパシタンス低減手段と、 前記第１のノードと前記第２のスイッチ手段の第１の導
通端子との間に接続され、前記第１のノードと前記第２
のスイッチ手段の制御端子との間のキャパシタンスを低
減する第２のキャパシタンス低減手段と、 前記第２のノードと前記第１のスイッチ手段の第２の導
通端子との間に接続され、前記第２のノードと前記第２
のスイッチ手段の制御端子との間のキャパシタンスを低
減する第３のキャパシタンス低減手段と、 前記第２のノードと前記第２のスイッチ手段の第２の導
通端子との間に接続され、前記第２のノードと前記第２
のスイッチ手段の制御端子との間のキャパシタンスを低
減する第４のキャパシタンス低減手段とを含む半導体集
積回路装置。 - 【請求項２】 同じ電位にする必要がある第１および第
２のノードと、 各々が制御端子と第１および第２の導通端子とを備え、
入力されるイコライズ活性化信号に応答して、ＯＮ／Ｏ
ＦＦする第１および第２のスイッチ手段と、 前記第１のノードと前記第１のスイッチ手段の第１の導
通端子との間および前記第２のノードと前記第１のスイ
ッチ手段の第２の導通端子との間のいずれか一方に接続
され、前記第１または第２のノードと前記第１のスイッ
チ手段の制御端子との間のキャパシタンスを低減する第
１のキャパシタンス低減手段と、 前記第１のノードと前記第２のスイッチ手段の第１の導
通端子との間および前記第２のノードと前記第２のスイ
ッチ手段の第２の導通端子との間のいずれか一方に接続
され、前記第１または第２のノードと前記第２のスイッ
チ手段の制御端子との間のキャパシタンスを低減する第
２のキャパシタンス低減手段を含む半導体集積回路装
置。 - 【請求項３】 同じ電位にする必要がある第１および第
２のノードと、 制御端子と第１および第２の導通端子とを備え、入力さ
れるイコライズ活性化信号に応答してＯＮ／ＯＦＦする
スイッチ手段と、 前記第１のノードと前記スイッチ手段の第１の導通端子
との間に接続され、前記第１のノードと前記スイッチ手
段の制御端子との間のキャパシタンスを低減する第１の
キャパシタンス低減手段と、 前記第２のノードと前記スイッチ手段の第２の導通端子
との間に接続され、前記第２のノードと前記スイッチ手
段の制御手段との間のキャパシタンスを低減する第２の
キャパシタンス低減手段とを含む半導体集積回路装置。 - 【請求項４】 同じ電位にする必要がある第１および第
２のノードと、 入力されるイコライズ活性化信号に応答して、ＯＮ／Ｏ
ＦＦする第１Ｎチャネル形ＭＯＳトランジスタと、 入力されるイコライズ活性化信号に応答して、ＯＮ／Ｏ
ＦＦする第１のＰチャネル型ＭＯＳトランジスタと、 前記第１のノードにドレイン電極が接続され、前記第１
のＮチャネル型ＭＯＳトランジスタのドレイン電極にソ
ース電極が接続され、ゲート電極が電源電圧を受けるよ
うに接続された第２のＮチャネル型ＭＯＳトランジスタ
と、 前記第２のノードにドレイン電極が接続され、前記第１
のＮチャネル型ＭＯＳトランジスタのソース電極にソー
ス電極が接続され、ゲート電極が電源電圧を受けるよう
に接続された第３のＮチャネル型ＭＯＳトランジスタ
と、 前記第１のノードにドレイン電極が接続され、前記第１
のＰチャネル型ＭＯＳトランジスタのドレイン電極にソ
ース電極が接続され、ゲート電極が接地端子に接続され
た第２Ｐチャネル型ＭＯＳトランジスタと、 前記第２のノードにドレイン電極が接続され、前記第１
のＰチャネル型ＭＯＳトランジスタのソース電極にソー
ス電極が接続され、ゲート電極が接地端子に接続された
第３のＰチャネル型ＭＯＳトランジスタとを含む半導体
集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142316A JPH05335919A (ja) | 1992-06-03 | 1992-06-03 | 半導体集積回路装置 |
| GB9310296A GB2267615A (en) | 1992-06-03 | 1993-05-19 | Transmission gate with reduced charge injection |
| DE4317922A DE4317922A1 (de) | 1992-06-03 | 1993-05-28 | Integrierte Halbleiterschaltungseinrichtung mit einer Ausgleichsschaltung |
| KR1019930009922A KR960003527B1 (ko) | 1992-06-03 | 1993-06-02 | 이쿼라이즈 회로를 포함하는 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142316A JPH05335919A (ja) | 1992-06-03 | 1992-06-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335919A true JPH05335919A (ja) | 1993-12-17 |
Family
ID=15312525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4142316A Withdrawn JPH05335919A (ja) | 1992-06-03 | 1992-06-03 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH05335919A (ja) |
| KR (1) | KR960003527B1 (ja) |
| DE (1) | DE4317922A1 (ja) |
| GB (1) | GB2267615A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919436A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | 転送回路 |
| JP2591066B2 (ja) * | 1988-05-31 | 1997-03-19 | 富士通株式会社 | アナログスイッチ回路 |
-
1992
- 1992-06-03 JP JP4142316A patent/JPH05335919A/ja not_active Withdrawn
-
1993
- 1993-05-19 GB GB9310296A patent/GB2267615A/en not_active Withdrawn
- 1993-05-28 DE DE4317922A patent/DE4317922A1/de not_active Ceased
- 1993-06-02 KR KR1019930009922A patent/KR960003527B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE4317922A1 (de) | 1994-01-05 |
| GB2267615A (en) | 1993-12-08 |
| GB9310296D0 (en) | 1993-06-30 |
| KR940001164A (ko) | 1994-01-10 |
| KR960003527B1 (ko) | 1996-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9135964B2 (en) | Differential sense amplifier without switch transistors | |
| US8953399B2 (en) | Differential sense amplifier without dedicated pass-gate transistors | |
| KR20120121365A (ko) | 전용 프리차지 트랜지스터들이 없는 차동 센스 증폭기 | |
| US4370737A (en) | Sense amplifier and sensing methods | |
| US4769564A (en) | Sense amplifier | |
| US5644548A (en) | Dynamic random access memory having bipolar and C-MOS transistor | |
| US20120195103A1 (en) | Semiconductor device having complementary bit line pair | |
| KR20040073444A (ko) | 캐스코드 감지 증폭기와 칼럼 선택 회로 및 동작 방법 | |
| US5715204A (en) | Sense amplifier with hysteresis | |
| WO2023134138A1 (zh) | 灵敏放大器及其驱动方法、存储器 | |
| US5539701A (en) | Sense circuit for semiconductor memory devices | |
| US5757707A (en) | Semiconductor memory device | |
| JPH05335919A (ja) | 半導体集積回路装置 | |
| US20110310687A1 (en) | Current sense amplifiers, memory devices and methods | |
| US6181623B1 (en) | Semiconductor MOS/BIPOLAR composite transistor and semiconductor memory device using the same | |
| JP3968818B2 (ja) | アンプ | |
| KR940005686B1 (ko) | Dram용 감지 증폭기 | |
| JPH0414435B2 (ja) | ||
| US20230223072A1 (en) | Sense amplifier, method for driving sense amplifier, and memory | |
| US20040196716A1 (en) | Semiconductor memory device | |
| JP2002074958A (ja) | センスアンプ回路 | |
| JPS586233B2 (ja) | メモリ | |
| JP2000195276A (ja) | 半導体記憶装置 | |
| JP2972297B2 (ja) | 半導体集積回路装置 | |
| JP2907481B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |