JPH05335656A - Semiconductor device - Google Patents
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- JPH05335656A JPH05335656A JP4160187A JP16018792A JPH05335656A JP H05335656 A JPH05335656 A JP H05335656A JP 4160187 A JP4160187 A JP 4160187A JP 16018792 A JP16018792 A JP 16018792A JP H05335656 A JPH05335656 A JP H05335656A
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- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
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- H—ELECTRICITY
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Abstract
(57)【要約】 (修正有)
【目的】少数の素子によってシナプス結合が構成でき、
電力消費が非常に少なく、神経回路網の高集積化、低電
力化が可能となる。高精度のシナプス加重値の変更がで
き、実用的なレベルのニューロンコンピュータチップを
実現できる。
【構成】 フローティングゲート電極と第2絶縁膜を介
して容量結合する複数の第1の入力ゲート電極を有し、
前記第1の入力ゲート電極の1つにソース電極が接続さ
れた第1のMOS型トランジスタを有し、第1のMOS
には電位的にフローティング状態にある第2のフローテ
ィングゲート電極が設けられ、第2のフローティングゲ
ート電極の延在部に接続部を介して電気的に接続された
第3のフローティングゲート電極を有し、第3のフロー
ティングゲート電極部に電荷を出し入れするトンネル接
合部を有するMOS型半導体装置において、少なくとも
接続部の抵抗が前記トンネル接合の動作抵抗値よりも大
きな値を有するよう構成する。
(57) [Summary] (Modified) [Purpose] Synapse coupling can be constructed with a small number of elements,
It consumes very little power and enables highly integrated neural network and low power consumption. It is possible to change the synapse weight value with high accuracy and realize a practical level neuron computer chip. [Structure] A plurality of first input gate electrodes capacitively coupled to a floating gate electrode through a second insulating film,
A first MOS type transistor having a source electrode connected to one of the first input gate electrodes,
Is provided with a second floating gate electrode in a potential floating state, and has a third floating gate electrode electrically connected to the extension of the second floating gate electrode via a connecting portion. In a MOS type semiconductor device having a tunnel junction part for charging / discharging electric charges to / from the third floating gate electrode part, at least the resistance of the connection part is set to be larger than the operating resistance value of the tunnel junction.
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置に係わり、
特に神経回路網コンピュータ(ニューロンコンピュー
タ)を実現するための高機能半導体集積回路装置を提供
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
In particular, the invention provides a high-performance semiconductor integrated circuit device for realizing a neural network computer (neuron computer).
【0002】[0002]
【関連技術】半導体の集積回路技術は実に驚くべき速度
で進んでおり、例えばダイナミック・メモリを例にとる
なら、4メガビットから16メガビットがすでに量産体
制にあり、64メガビット以上の容量をもった超々高密
度メモリも研究レベルでは実現されつつある。64メガ
ビットメモリは、せいぜい1cm四方のシリコンチップ
上に実に約1億2000万個ものMOSトランジスタが
集積されている。このような超高集積化技術はメモリ回
路ばかりでなく論理回路にも応用され、32ビットから
64ビットのCPUをはじめとする、様々な高機能論理
集積回路が開発されている。[Related Art] Semiconductor integrated circuit technology is advancing at an astonishing speed. For example, in the case of dynamic memory, for example, 4 to 16 megabits are already in mass production, and ultra-high capacity of 64 megabits or more. High-density memory is also being realized at the research level. A 64-megabit memory has about 120 million MOS transistors integrated on a silicon chip measuring at most 1 cm square. Such ultra-high integration technology is applied not only to a memory circuit but also to a logic circuit, and various high-performance logic integrated circuits including a 32-bit to 64-bit CPU have been developed.
【0003】しかし、これらの論理回路はデジタル信
号、すなわち「1」と「0」という2値の信号を用いて
演算を行なう方式を採用しており、例えばコンピュータ
を構成する場合は、ノイマン方式といって、あらかじめ
決められたプログラムに従って1つ1つ命令を実行して
いく方式である。このような方式では単純な数値計算に
対しては非常に高速な演算が可能であるが、パタン認識
や画像処理といった演算には膨大な時間を要する。さら
に、連想、学習といったいわば人間が最も得意とする情
報処理に対しては非常に不得手であり、現在様々なソフ
トウェア技術の研究が行なわれているが、はかばかしい
成果は得られていないのが現状である。ここで、これら
の困難を一挙に解決するため、生物の脳の機能を研究
し、その機能を模倣した演算処理の行なえるコンピュー
タ、すなわち神経回路コンピュータ(ニューロンコンピ
ュータ)を開発しようというまた別の流れの研究があ
る。However, these logic circuits employ a method of performing arithmetic using a digital signal, that is, a binary signal of "1" and "0". For example, when configuring a computer, it is a Neumann method. In other words, it is a method of executing instructions one by one according to a predetermined program. With such a method, extremely high-speed calculations are possible for simple numerical calculations, but calculation such as pattern recognition and image processing requires a huge amount of time. Furthermore, he is very weak in information processing, which is the human being's strongest point, such as association and learning, and various software technologies are currently being researched, but ridiculous results have not been obtained. is the current situation. Here, in order to solve these difficulties all at once, another flow of researching the function of the brain of an organism and developing a computer that can perform arithmetic processing imitating the function, that is, a neural circuit computer (neuron computer) There is research.
【0004】このような研究は、1940年代より始ま
っているが、ここ数年来非常に活発に研究が展開される
ようになった。それはLSI技術の進歩にともない、こ
のようなニューロンコンピュータのハードウェア化が可
能となったことによる。Although such research started in the 1940s, it has become very active in recent years. This is because such a neuron computer can be implemented as hardware with the progress of LSI technology.
【0005】しかしながら、現状の半導体LSI技術を
用いてニューロンコンピュータをLSIチップ化するに
はまだまだ様々な問題があり、実用化のメドはほとんど
たっていないのが実情である。However, there are still various problems in forming a neuron computer into an LSI chip by using the current semiconductor LSI technology, and the reality is that practical use has hardly been achieved.
【0006】LSI化における技術的な問題がどこにあ
るのかを以下に説明する。The following is a description of where there are technical problems in implementing LSI.
【0007】人間の脳は極めて複雑な構造を有し、非常
に高度な機能を有しているが、その基本的な構成は非常
に単純である。すなわち、ニューロンと呼ばれる演算機
能をもった神経細胞と、その演算結果を他のニューロン
に伝える、いわば配線の役割を担った神経繊維とから構
成されている。Although the human brain has a very complicated structure and has a very high function, its basic constitution is very simple. That is, it is composed of a nerve cell having a calculation function called a neuron, and a nerve fiber which plays a role of a wiring for transmitting the calculation result to other neurons.
【0008】この脳の基本単位の構成を簡略化してモデ
ルで描いたのが図9である。901a,901b,90
1cはニューロンであり、902a,902b,902
cは神経繊維である。903a,903b,903cは
シナプス結合とよばれ、例えば神経繊維902aを伝わ
って来た信号にwaという重みをかけ、ニューロン90
1aに入力する。ニューロン901aは入力された信号
強度の線形和をとり、それらの合計値がある閾値をこえ
ると神経細胞が活性化し、神経繊維902bに信号を出
力する。合計値が閾値以下だとニューロンは信号を出力
しない。合計値が閾値以上になって、ニューロンが信号
を出すことを、そのニューロンが「発火した」と言う。FIG. 9 shows a simplified model of the basic unit of the brain. 901a, 901b, 90
1c is a neuron, 902a, 902b, 902
c is a nerve fiber. 903a, 903b, and 903c are called synaptic connections. For example, the signal transmitted through the nerve fiber 902a is weighted by w a , and the neuron 90
Input to 1a. The neuron 901a takes a linear sum of the input signal intensities, and when the total value exceeds a certain threshold value, the nerve cell is activated and outputs a signal to the nerve fiber 902b. If the total value is less than the threshold value, the neuron does not output a signal. When the total value exceeds the threshold and the neuron outputs a signal, the neuron is said to "fire".
【0009】実際の脳では、これらの演算、信号の伝
搬、重みのかけ算等すべて電気化学現象によって行われ
ており、信号は電気信号として伝送・処理されている。
人間が学習する過程は、シナプス結合における重みが変
化していく過程としてとらえられている。すなわち、様
々な入力信号の組合せに対し、正しい出力が得られるよ
う重みが徐々に修正され、最終的に最適の値に落ち着く
のである。つまり人間の英知はシナプスの重みとして脳
に刻みつけられているのである。In the actual brain, all of these operations, signal propagation, weight multiplication, etc. are performed by electrochemical phenomena, and signals are transmitted and processed as electrical signals.
The process of human learning is regarded as the process in which the weight in synaptic connections changes. That is, for various combinations of input signals, the weights are gradually modified so that a correct output can be obtained, and finally settled at the optimum value. In other words, human wisdom is imprinted on the brain as the weight of synapses.
【0010】数多くのニューロンがシナプスを介して相
互に接続され1つの層を形成している。これらが人間の
脳では、6層重ね合わされていることが分かっている。
このような構造、機能を半導体デバイスを用いてLSI
システムとして実現することが、ニューロンコンピュー
タ実現の最も重要な課題である。A large number of neurons are interconnected via synapses to form one layer. It is known that these are overlaid in six layers in the human brain.
Such a structure and function can be obtained by using a semiconductor device for an LSI.
Realization as a system is the most important issue in realizing a neuron computer.
【0011】図10(a)は、1つの神経細胞、すなわ
ち1個のニューロンの機能を説明する図面であり、19
43年にMcCullockとPitts(Bull:Math. Biophys. Vol.
5, p.115(1943))により数学的モデルとして提案された
ものである。現在もこのモデルを半導体回路で実現し、
ニューロンコンピュータを構成する研究が盛んに進めら
れている。V1,V2,V3,…,Vnは、例えば電圧
の大きさとして定義されるn個の入力信号であり、他の
ニューロンから伝達された信号に相当している。w1、
w2、w3、…、wnはニューロン同士の結合の強さを
表す係数で、生物学的にはシナプス結合と呼ばれるもの
である。ニューロンの機能は各入力Viに重みwi(i
=1〜n)をかけて線形加算した値Zが、ある所定の閾
値VTH *より大となったときに「1」を出力し、また閾
値より小のときに「0」を出力するという動作である。
これを数式で表せば、FIG. 10 (a) is a diagram for explaining the function of one nerve cell, that is, one neuron.
In 1943 McCullock and Pitts (Bull: Math. Biophys. Vol.
5, p.115 (1943)) was proposed as a mathematical model. Even now, we have realized this model with semiconductor circuits,
The research that constitutes a neuron computer is being actively pursued. V 1 , V 2 , V 3 , ..., V n are, for example, n input signals defined as voltage magnitudes, and correspond to signals transmitted from other neurons. w 1 ,
w 2 , w 3 , ..., W n are coefficients representing the strength of connection between neurons, and are biologically called synaptic connections. The weights w i (i to the function of neurons each of the input V i
= 1 to n), the value Z obtained by linear addition is greater than a certain predetermined threshold value V TH * , and “1” is output. When the value Z is less than the threshold value, “0” is output. It is an action.
If this is expressed by a mathematical formula,
【0012】[0012]
【数1】 として、 Vout=1(Z>VTH *) …(2) 0(Z<VTH *) …(3) となる。[Equation 1] Then, V out = 1 (Z> V TH * ) (2) 0 (Z <V TH * ) (3)
【0013】図10(b)は、ZとVoutの関係を表し
たものであり、ZがVTH *より十分大きいときは1、十
分小さいときは0を出力している。FIG. 10 (b) shows the relationship between Z and V out . When Z is sufficiently larger than V TH *, 1 is output, and when Z is sufficiently small, 0 is output.
【0014】さて、このようなニューロンをトランジス
タの組合せで実現しようと思えば、数多くのトランジス
タを必要とするばかりか、加算演算を各信号を電流値に
変換してこれを足し合わせることにより行うため、多く
の電流が流れ多大のパワーを消費することになる。これ
では高集積化は不可能である。この問題は、ニューロン
MOSFET(νMOSと略)の発明(発明者:柴田
直、大見忠弘、特願平1−141463号)により解決
された。In order to realize such a neuron with a combination of transistors, not only a large number of transistors are required, but also addition operation is performed by converting each signal into a current value and adding the current values. However, a large amount of current flows, and a large amount of power is consumed. High integration is impossible with this. This problem was solved by the invention of a neuron MOSFET (abbreviated as νMOS) (inventors: Naoshi Shibata, Tadahiro Ohmi, Japanese Patent Application No. 1-141463).
【0015】この発明はたった1つのトランジスタでニ
ューロンの働きの主要機能を果たすことができ、しかも
電圧信号をそのまま加算演算することができるため、ほ
とんど電力消費がないという画期的なものである。図1
1(a)はνMOS断面構造の一例を簡略化して示した
ものであり、1101は例えばP型のシリコン基板、1
102,1103はN+拡散層で形成されたソース及び
ドレイン、1104はチャネル領域上に設けられたゲー
ト絶縁膜(例えばSiO2など)、1106は電気的に
絶縁され電位的にフローティングの状態にあるフローテ
ィングゲート、1107は例えばSiO2等の絶縁膜、
1108(G1,G2,G3,G4)は入力ゲートであ
りニューロンの入力に相当する。The present invention is epoch-making in that it consumes almost no power because it can perform the main function of the function of a neuron with only one transistor and can perform addition operation of voltage signals as it is. Figure 1
1 (a) shows a simplified example of the νMOS cross-sectional structure, and 1101 is, for example, a P-type silicon substrate, 1
Reference numerals 102 and 1103 denote source and drain formed of N + diffusion layers, 1104 denotes a gate insulating film (eg, SiO 2 ) provided on the channel region, 1106 is electrically insulated and is in a potential floating state. Floating gate, 1107 is an insulating film such as SiO 2 ;
1108 (G 1 , G 2 , G 3 , G 4 ) is an input gate and corresponds to the input of the neuron.
【0016】図11(b)はその動作を説明するために
さらに簡略化した図面である。各入力ゲートとフローテ
ィングゲート間の容量結合係数をCG、フローティング
ゲートとシリコン基板間の容量結合係数をC0とする
と、フローティングゲートの電位Zは、 Z=−w(V1+V2+V3+V4) …(4) W≡CG/(CO+4CG) …(5) とあらわされる。但しここで、V1,V2,V3、V4
はそれぞれ入力ゲートG1,G2,G3,G4に入力さ
れている電圧であり、シリコン基板の電位は0V、すな
わちアースされているとした。FIG. 11 (b) is a simplified view for explaining the operation. When the capacitive coupling coefficient between each input gate and the floating gate is C G and the capacitive coupling coefficient between the floating gate and the silicon substrate is C 0 , the potential Z of the floating gate is Z = −w (V 1 + V 2 + V 3 + V 4 ) (4) W≡C G / (C O + 4C G ) ... (5) However, here, V 1 , V 2 , V 3 , V 4
Are voltages input to the input gates G 1 , G 2 , G 3 and G 4 , respectively, and the potential of the silicon substrate is 0 V, that is, grounded.
【0017】このνMOSはフローティングゲートをゲ
ート電極とみれば通常のNチャネルMOSトランジスタ
であり、このフローティングゲートからみた閾電圧(基
板表面に反転層が形成される電圧)をVTH *とすると、
Z>VTH *で上記νMOSはオンし、Z<VTH *ではオ
フする。つまりこのνMOS1109を1つ用いて例え
ば同図(c)のようなインバータ回路を組めば簡単に1
ヶのニューロンの機能が表現できるのである。111
0,1111はインバータを構成するための抵抗、11
12はNMOSトランジスタである。同図(d)は、V
out1,Vout2をZの関数として示したものであり、Z>
VTH *の入力に対しVout2はVDDのハイレベルの電圧を
出力している。つまりニューロンが発火した状態を実現
している。This νMOS is an ordinary N-channel MOS transistor when the floating gate is regarded as a gate electrode, and when the threshold voltage (voltage at which an inversion layer is formed on the substrate surface) viewed from the floating gate is V TH * ,
The above νMOS in Z> V TH * is turned on, turned off the Z <V TH *. In other words, if one vMOS 1109 is used and an inverter circuit as shown in FIG.
The function of each neuron can be expressed. 111
0 and 1111 are resistors for forming an inverter, 11
Reference numeral 12 is an NMOS transistor. In the same figure (d), V
out1 and V out2 are shown as a function of Z, and Z>
V out2 outputs a high level voltage of V DD with respect to the input of V TH * . In other words, the state in which the neuron is fired is realized.
【0018】(4)式で示したように、ニューロンへの
入力が電圧レベルで加算され、その線形和が閾値以上に
なるとニューロンが発火するという基本的な動作がたっ
た1つのνMOSによって実現されているのである。電
圧モードの加算を行なうので、入力部で流れる電流はコ
ンデンサの充放電電流のみであり、その大きさは非常に
小さい。一方、インバータでは、ニューロン発火時に直
流電流が流れるが、これは、負荷として、抵抗1110
を用いているためであり、前記発明(特願平1−141
463号)によるCMOS構成のνMOSゲートを用い
れば、この直流電流はなくすことができる。As shown in the equation (4), the basic operation that the inputs to the neurons are added at the voltage level and the neurons are fired when the linear sum exceeds the threshold value is realized by only one νMOS. There is. Since voltage mode addition is performed, the current flowing in the input section is only the charge / discharge current of the capacitor, and its magnitude is very small. On the other hand, in the inverter, a direct current flows when the neuron fires, but this is a load and the resistor 1110
This is because the above invention (Japanese Patent Application No. 1-141) is used.
This direct current can be eliminated by using the CMOS νMOS gate according to No. 463).
【0019】図12は、CMOS構成の一例を示す図面
である。図12(a)はCMOSニューロンゲートの断
面構造を模式的に表したものであり、1201はP型シ
リコン基板、1202はn型のウェル、1203a,1
203bはそれぞれN+型のソース及びドレイン、12
04a,1204bはそれぞれP+型のソース及びドレ
イン、1205はフローティングゲート、1206a〜
dはそれぞれ入力ゲートの電極である。1207,12
08は例えばSiO2等の絶縁膜、1209はフィール
ド酸化膜である。同図(b)は1個のニューロン回路を
構成した例であり、1210は同図(a)のCMOSニ
ューロンゲートを記号であらわしたものであり、符号を
付した部分は同図(a)の番号と対応している。121
1はCMOSのインバータであり、1212,1213
はそれぞれNMOS及びPMOSのトランジスタであ
る。また、1214はニューロンの出力である。FIG. 12 is a diagram showing an example of a CMOS structure. FIG. 12A schematically shows a cross-sectional structure of a CMOS neuron gate, where 1201 is a P-type silicon substrate, 1202 is an n-type well, 1203a, 1
203b is an N + type source and drain, and 12
04a and 1204b are P + type source and drain, 1205 is a floating gate, and 1206a to
d is an input gate electrode. 1207, 12
Reference numeral 08 is an insulating film such as SiO 2 and 1209 is a field oxide film. FIG. 11B shows an example of constructing one neuron circuit, and 1210 is a symbol of the CMOS neuron gate shown in FIG. 10A, and parts with reference numerals are shown in FIG. Corresponds to the number. 121
1 is a CMOS inverter, 1212, 1213
Are NMOS and PMOS transistors, respectively. 1214 is the output of the neuron.
【0020】以上の様に、少数の素子で1ヶのニューロ
ンが構成でき、しかもパワー消費が非常に少ないためν
MOSはニューロンコンピュータを実現する上で、不可
欠な素子となっているのである。As described above, since one neuron can be constructed with a small number of elements and the power consumption is very small,
MOS is an indispensable element for realizing a neuron computer.
【0021】しかしながら、ニューロンコンピュータを
実現するには、ニューロン以外のもう1つ重要な要素、
すなわちシナプスも構成する必要がある。図13は、従
来技術で構成したシナプス結合も含むニューロン回路の
基本構成の一例である。However, in order to realize a neuron computer, another important element other than neurons is
That is, it is necessary to configure the synapse. FIG. 13 is an example of a basic configuration of a neuron circuit including a synapse connection formed by the conventional technique.
【0022】1301は例えば図11(c)に示したよ
うなニューロン回路であり、1302は他のニューロン
の出力信号を伝える配線である。1303はシナプス結
合回路であり、入力信号に重みを付与するための回路で
ある。NMOSトランジスタ1304のソース1306
に負荷抵抗(R+Rx)を接続したソースフォロワー回
路となっている。従って、NMOSトランジスタのゲー
ト電極1305に発火したニューロンの出力電圧Vsが
印加されると、ソース1306には、Vs−VTHなる電
圧が出てくる(ここでVTHは、NMOSトランジスタ1
304の閾電圧である。)。Reference numeral 1301 is, for example, a neuron circuit as shown in FIG. 11C, and 1302 is wiring for transmitting output signals of other neurons. Reference numeral 1303 is a synapse coupling circuit, which is a circuit for giving a weight to an input signal. Source 1306 of NMOS transistor 1304
It is a source follower circuit in which a load resistance (R + R x ) is connected to. Therefore, when the output voltage V s of the fired neuron is applied to the gate electrode 1305 of the NMOS transistor, a voltage of V s −V TH appears at the source 1306 (where V TH is the NMOS transistor 1).
304 threshold voltage. ).
【0023】例えば、VTH=0のMOSトランジスタを
用いたとすると、ソース1306の電位はVsと等しく
なり、この電圧が2つの抵抗R,Rxで分割されてシナ
プス結合回路の出力電圧となり、結線1307によって
ニューロン1301に伝えられる。この出力電圧は、V
S・Rx/(R+Rx)となり、Rx/(R+Rx)な
る重みが信号電圧VSに掛けられたことになる。Rxの
値を可変にすることにより重みを変更することができ
る。For example, if a MOS transistor with V TH = 0 is used, the potential of the source 1306 becomes equal to V s , this voltage is divided by two resistors R and R x , and becomes the output voltage of the synapse coupling circuit. It is transmitted to the neuron 1301 by the connection 1307. This output voltage is V
S · R x / (R + R x ), and the signal voltage V S is multiplied by the weight of R x / (R + R x ). The weight can be changed by making the value of R x variable.
【0024】図14(a)は可変抵抗の実現方法の一例
を示したものである。例えば、1つのMOSトランジス
タ1401のゲートに一定の電圧VGGを印加してやれ
ば、このトランジスタは1つの抵抗の働きをする。VGG
の値を変化させることによりその抵抗値を変化させるこ
とができる。FIG. 14A shows an example of a method of realizing a variable resistance. For example, if a constant voltage V GG is applied to the gate of one MOS transistor 1401, this transistor acts as one resistance. V GG
The resistance value can be changed by changing the value of.
【0025】また、同図(b)は、VGGの値を制御する
回路の一例を示したもので、4ビットのバイナリーカウ
ンタ1402とD/Aコンバータ1403とから構成さ
れている。シナプスの結合強さは、4ビットの2進数で
表現され、それが、D/Aコンバータ1403によって
アナログ電圧に変換されVGGの値として出力される。シ
ナプス結合強度を強めるには、制御信号によりカウンタ
の値をカウントダウンさせ、VGGの値を小さくすればよ
い。逆にシナプス結合強度を弱めるには、カウントアッ
プさせ、VGGの値を大きくしてやればよい。Further, FIG. 7B shows an example of a circuit for controlling the value of V GG , which is composed of a 4-bit binary counter 1402 and a D / A converter 1403. The synaptic coupling strength is represented by a 4-bit binary number, which is converted into an analog voltage by the D / A converter 1403 and output as the value of V GG . In order to strengthen the synaptic coupling strength, the value of the counter may be counted down by the control signal and the value of V GG may be decreased. On the contrary, in order to weaken the synaptic bond strength, it is necessary to count up and increase the value of V GG .
【0026】さて、図13及び図14に示したようなシ
ナプス結合回路を用いた場合の問題点を次に説明する。Now, the problem when the synapse coupling circuit as shown in FIGS. 13 and 14 is used will be described below.
【0027】まず、第1の問題点は図13で重みを発生
させるのに抵抗による電圧分割を用いている点である。
この方式ではこの抵抗に常に電流を流し続けることによ
って、重みを掛けた出力電圧を保持しているため、常時
VS 2/(R+Rx)の電力を消費することになる。こ
れでは、たとえニューロン1301における消費電力を
νMOSの応用により減少させても回路全体としての消
費電力は決して小さくならない。一層がn個のニューロ
ンからなる2層の神経回路網を考えると、シナプス結合
の数はn2 個となりニューロンの数よりシナプスの数の
方が圧倒的に多いのである。従って、常時電流を流し続
けなければならないシナプス結合回路を用いる限り、実
用的な規模の神経回路網を構成することは消費電力が過
大となり、事実上設計不可能となっている。R+RXの
値を十分大きくすることにより消費電力を減少させるこ
とはできなるが、こうした場合Cout を充放電するため
の時定数が非常に大きくなり、シナプス回路の動作速度
が著しく劣化することになる。First, the first problem is that voltage division by resistors is used to generate weights in FIG.
In this system, the weighted output voltage is held by constantly passing a current through this resistor, so that power of V S 2 / (R + R x ) is always consumed. With this, even if the power consumption in the neuron 1301 is reduced by the application of νMOS, the power consumption of the entire circuit is never reduced. Considering a two-layer neural network consisting of n neurons, the number of synaptic connections is n 2 , and the number of synapses is overwhelmingly larger than the number of neurons. Therefore, as long as a synapse coupling circuit that needs to keep current flowing all the time is used, constructing a neural network of a practical scale consumes excessive power and is virtually impossible to design. Although it is possible to reduce the power consumption by making the value of R + R X sufficiently large, in such a case, the time constant for charging / discharging C out becomes very large, and the operating speed of the synapse circuit deteriorates significantly. Become.
【0028】第2の問題点は、結合の問題の重みを決め
る、図14(b)に示した回路が多数の素子を必要と
し、高集化できないという事実である。学習機能を有す
る神経回路網を構成するためには、各シナプス結合の強
さは適宜変更ができ、かつその変更した値を記憶してお
く必要がある。同図では、このために4ビットのバイナ
リーカウンターを用いているが、これだけでも最低30
個程度のMOSトランジスタを必要とする。さらにD/
Aコンバータを構成するためにも多くの素子を必要とす
る。さらにこれらの回路が、1つのシナプス結合当り、
さらに多くの電力を消費することになり、消費電力の面
からも不利となるのである。The second problem is the fact that the circuit shown in FIG. 14B, which determines the weight of the coupling problem, requires a large number of elements and cannot be highly integrated. In order to construct a neural network having a learning function, it is necessary to change the strength of each synaptic connection and store the changed value. In this figure, a 4-bit binary counter is used for this purpose.
It requires about MOS transistors. Further D /
Many elements are required to form the A converter. Furthermore, these circuits are
It consumes more power, which is disadvantageous in terms of power consumption.
【0029】シナプス構成に必要な素子数を低減させる
方法として、フローティングゲート型のEPROMやE
2 PROMの不揮発性メモリを用いる方法が提案されて
いる。これらのデバイスは、フローティングゲート内の
電荷の量によって、その閾値が変化するため、電荷の量
によってアナログ的に重みを記憶することができる。一
個のトランジスタで重みを記憶できるため1つ1つのシ
ナプス回路は、図14(b)の回路にくらべて小さくす
ることができる。しかしながら、これを重みとして読み
出し、前段のニューロンの出力に乗算するためには、や
はり相当複雑な回路を必要とする。例えば、2つのE2
PROMメモリセルを用いた差動増幅回路を構成し〔D.
Soo and R.Meyer,"A Four-Quadrant NMOS Analogue Mul
tiplier," IEEE J.Solid State Ciruits,Vol. sc-17,N
o.6,Dec. ,1982〕、重みを掛けた結果を電流信号として
読み出すことになる。回路の大幅な簡単化を達成できな
いばかりか、常時電流を流すことにより重みの掛け算を
行うため消費電力が非常に大きくなり、やはり大規模ニ
ューラルネットワーク構成には用いることができない。As a method of reducing the number of elements required for the synapse structure, a floating gate type EPROM or E
A method using a non-volatile memory of 2 PROM has been proposed. Since the threshold value of these devices changes depending on the amount of charge in the floating gate, the weight can be stored in an analog manner according to the amount of charge. Since the weight can be stored by one transistor, each synapse circuit can be made smaller than the circuit of FIG. 14B. However, in order to read this as a weight and multiply it by the output of the preceding neuron, a considerably complicated circuit is still required. For example, two E 2
A differential amplifier circuit using PROM memory cells is constructed [D.
Soo and R. Meyer, "A Four-Quadrant NMOS Analogue Mul
tiplier, "IEEE J. Solid State Ciruits, Vol. sc-17, N
o.6, Dec., 1982], the result of weighting is read out as a current signal. Not only can the circuit be greatly simplified, but the weight is multiplied by the constant current flow, resulting in an extremely large power consumption, which cannot be used in a large-scale neural network configuration.
【0030】さらに重大な問題点を図15に示す。FIG. 15 shows a more serious problem.
【0031】図15(a)はトンネル接合を有するE2
PROMセルの閾電圧(VTH) を、データ書き込み用の
パルスの数の関数として示したものである。プログラム
電圧は19.5Vであり、パルスの幅、5msecであ
る。プログラム用の制御電極に正のパルスを加えると電
子がフローティングゲート内に注入され閾値は正方向に
シフトする。逆に負のパルスを印加すると電子がフロー
ティングゲートから放出されて、閾値は負の方向にシフ
トする。図から明らかな様に、最初の一個のパルスによ
って閾値は大きくシフトし、その後のパルスによっては
非常にわずかしか変化していないことが分る。これで
は、閾値を細く変化させて、シナプスの重みを、数多く
のレベルに調整することは不可能である。FIG. 15A shows E 2 having a tunnel junction.
The PROM cell threshold voltage (V TH ) is shown as a function of the number of data write pulses. The program voltage is 19.5 V and the pulse width is 5 msec. When a positive pulse is applied to the control electrode for programming, electrons are injected into the floating gate and the threshold value shifts in the positive direction. Conversely, when a negative pulse is applied, electrons are emitted from the floating gate and the threshold value shifts in the negative direction. As can be seen from the figure, the threshold is shifted significantly by the first pulse and very slightly changed by the subsequent pulses. In this case, it is impossible to finely change the threshold value and adjust the synaptic weight to many levels.
【0032】この原因は次の様に説明することができ
る。The cause of this can be explained as follows.
【0033】図15(b)は、正のプログラム電圧をス
テップ関数的に印加したときの、フローティングゲート
に注入される電子の数(n)の時間変化の様子を示した
ものである。電圧印加の初期に数多くの電子が注入さ
れ、その後はほとんど増加しないことが分る。これは、
電荷注入の基本となっている。絶縁膜中を流れるFowler
-Nordheim Tunnelingという電流が、FIG. 15B shows how the number (n) of electrons injected into the floating gate changes with time when a positive program voltage is applied stepwise. It can be seen that a large number of electrons are injected at the initial stage of voltage application and thereafter hardly increase. this is,
It is the basis of charge injection. Fowler flowing in the insulating film
-The current called Nordheim Tunneling
【0034】[0034]
【数2】 という式に従って、絶縁膜両端の電位差Vに依存するた
めである。即ち、初期のトンネル電流によってフローテ
ィングゲート内の電子の数が増加すると、これによって
フローティングゲートの電位が下り、Vが小さくなり、
その結果としてトンネル電流が指数関数的に減少してし
まうからである。トンネル電流を一定値に制御し、シナ
プス加重を精度よく変更するには、フローティングゲー
ト内の電荷の数に応じてパルス電圧の大きさやパルス幅
を精度よくコントロールする必要があり、さらに多くの
回路を要する結果となる。[Equation 2] This is because it depends on the potential difference V across the insulating film according to the following equation. That is, when the number of electrons in the floating gate increases due to the initial tunneling current, the potential of the floating gate decreases, and V decreases.
As a result, the tunnel current decreases exponentially. In order to control the tunnel current to a constant value and change the synapse weight accurately, it is necessary to accurately control the magnitude and pulse width of the pulse voltage according to the number of charges in the floating gate. The result is required.
【0035】要するに、従来知られた技術では、低消費
電力化、高集積化、さらにシナプス加重の精度のいずれ
の面からも神経回路網の構成はほとんど不可能と言わざ
るを得ない。従って、従来の技術ではニューロンコンピ
ュータを実現することはできないのである。In short, it must be said that the conventionally known technology makes the construction of the neural network almost impossible in terms of low power consumption, high integration, and accuracy of synapse weighting. Therefore, a neuron computer cannot be realized by the conventional technique.
【0036】[0036]
【発明が解決しようとする課題】そこで本発明は、この
ような問題点を解決するためになされたものであり、消
費電力が非常に小さく、かつ少数の素子でシナプス結合
が実現でき、高集積度、シナプス加重の高精度、低消費
電力のニューロンコンピュータチップを実現することの
できる半導体装置を提供するものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has very low power consumption and can realize synapse coupling with a small number of elements, resulting in high integration. The present invention provides a semiconductor device that can realize a neuron computer chip with high precision and low power consumption, which is highly accurate and weighted with synapses.
【0037】[0037]
【課題を解決するための手段】本発明の半導体装置は、
基体上に一導電型の第1の半導体領域を有し、この領域
内に設けられた反対導電型の第1のソース及び第1のド
レイン領域を有し、前記第1のソース、及び第1のドレ
イン領域を隔てる領域に第1の絶縁膜を介して設けられ
た電位的にフローティング状態にある第1のフローティ
ングゲート電極を有し、前記第1のフローティングゲー
ト電極と第2の絶縁膜を介して容量結合する複数の第1
の入力ゲート電極を有し、前記第1の入力ゲート電極の
1つにソース電極が接続された第1のMOS型トランジ
スタを有し、前記第1のMOS型トランジスタには電位
的にフローティング状態にある第2のフローティングゲ
ート電極が設けられ、前記第2のフローティングゲート
電極の延在部に接続部を介して電気的に接続された、第
3のフローティングゲート電極を有し、前記第3のフロ
ーティングゲート電極部に電荷を出し入れするトンネル
接合部を有するMOS型半導体装置において、少なくと
も前記接続部の抵抗が前記トンネル接合の動作抵抗値よ
りも大きな値を有するよう構成されたことを特徴とす
る。The semiconductor device of the present invention comprises:
A first semiconductor region of one conductivity type on a substrate, and a first source region and a first drain region of opposite conductivity type provided in the region; and the first source and the first drain region. A first floating gate electrode in a potential floating state, which is provided via a first insulating film in a region that separates the drain region of the first floating gate electrode and the second insulating film. First multiple capacitively coupled
A first MOS-type transistor having a first input gate electrode and a source electrode connected to one of the first input gate electrodes, and the first MOS-type transistor is in a potential floating state. A second floating gate electrode is provided, the third floating gate electrode is electrically connected to the extending portion of the second floating gate electrode via a connecting portion, and the third floating gate electrode is provided. In a MOS type semiconductor device having a tunnel junction portion for charging / discharging charges to / from a gate electrode portion, at least the resistance of the connection portion is configured to have a value larger than an operating resistance value of the tunnel junction.
【0038】[0038]
【作用】本半導体装置は、少数の素子によってシナプス
結合が構成でき、しかも電力消費が非常に少ないため、
神経回路網の高集積化、低電力化が可能となる。さらに
高精度のシナプス加重値の変更が可能となり、これによ
って初めて実用的なレベルのニューロンコンピュータチ
ップを実現することができるのである。In this semiconductor device, the synapse coupling can be configured with a small number of elements, and the power consumption is very low.
Highly integrated neural network and low power consumption are possible. Further, it becomes possible to change the synapse weight value with high accuracy, and thus a neuron computer chip of a practical level can be realized for the first time.
【0039】[0039]
【実施例】(第1の実施例)本発明の第1の実施例を図
1を用いて説明する。(First Embodiment) A first embodiment of the present invention will be described with reference to FIG.
【0040】図1(a)は、第1の実施例を示す回路図
であり、図において101はニューロン回路であり、例
えば図11や図12に示した回路を用いればよい。より
低消費電力化を求めるならば、図12の回路を用いた方
が好ましい。102a〜102dは、ニューロン回路の
入力端子であり、例えば図12の回路であれば1206
a〜1206dに対応している。103はニューロンの
出力信号を伝える配線であり、例えば図12に示したよ
うなニューロン回路の出力端子1214に接続されてお
り、そのニューロンが発火しているか否かに従ってVDD
またはOVの電位を保持している。104は1つのニュ
ーロンの出力103と1つのニューロン101の入力1
02aを接続するシナプスの働きをする回路である。FIG. 1A is a circuit diagram showing the first embodiment. In the figure, 101 is a neuron circuit. For example, the circuits shown in FIGS. 11 and 12 may be used. If lower power consumption is desired, it is preferable to use the circuit of FIG. Reference numerals 102a to 102d denote input terminals of the neuron circuit. For example, if the circuit of FIG.
a to 1206d. Reference numeral 103 is a wire for transmitting the output signal of the neuron, which is connected to the output terminal 1214 of the neuron circuit as shown in FIG. 12, for example. V DD depending on whether the neuron is firing or not.
Alternatively, the potential of OV is held. 104 is an output 103 of one neuron and an input 1 of one neuron 101.
It is a circuit that acts as a synapse connecting 02a.
【0041】次に104のシナプス回路について説明を
行う。Next, the synapse circuit 104 will be described.
【0042】105はNチャネルのνMOS、106は
PチャネルのνMOSであり、それぞれのフローティン
グゲート107は電気的に接続されている。108は、
νMOSのフローティングゲート107とコンデンサー
Caで容量結合している入力ゲートであり、前段のニュ
ーロンの出力線103に接続されている(その電位をV
aで表わす)。Reference numeral 105 is an N-channel νMOS, 106 is a P-channel νMOS, and the respective floating gates 107 are electrically connected. 108 is
The input gate is capacitively coupled with the floating gate 107 of the νMOS and the capacitor C a , and is connected to the output line 103 of the neuron in the previous stage (the potential is V
a )).
【0043】109は、フローティングゲート112
と、コンデンサCb によって容量結合する入力ゲートで
あり、シナプスの重み変更用の信号線110に接続され
ている。109 is a floating gate 112
, And an input gate that is capacitively coupled by a capacitor C b , and is connected to a signal line 110 for changing synapse weight.
【0044】一方、νMOSのフローティングゲート1
07は111の抵抗Rc を介して、やはり電位的にフロ
ーティングのゲート112に接続されている。114
は、例えば膜厚100ÅのSiO2 膜等の絶縁膜113
を間に挟んで設けられた、電荷注入用の電極であり、そ
の端子には必要に応じてバイアスが印加されるよう構成
されている。On the other hand, the floating gate 1 of νMOS
07 is connected to the gate 112 which is also electrically floating via the resistance R c of 111. 114
Is an insulating film 113 such as a SiO 2 film having a film thickness of 100 Å.
Is an electrode for injecting a charge, which is provided with a capacitor interposed therebetween, and is configured so that a bias is applied to its terminal as necessary.
【0045】本回路の動作を説明するために、その主要
部分の1つであるN−νMOS105とP−νMOS1
06を直列接続した回路の動作についてまず説明する。In order to explain the operation of this circuit, one of the main parts, N-νMOS 105 and P-νMOS1,
The operation of the circuit in which 06 is connected in series will be described first.
【0046】図1(b)は、フローティングゲート10
7を入力端子Vinとして独立させて、説明用に描いた図
面となっている。この回路の入出力特性、即ちVout と
Vinの関係について述べる。FIG. 1B shows the floating gate 10
7 is an input terminal V in , and is a drawing drawn for explanation. The input / output characteristics of this circuit, that is, the relationship between V out and V in will be described.
【0047】一般に、MOS型トランジスタでは、キャ
リアの流れだす方の電極をソース、キャリアの流れ込む
電極をドレインと呼んでいる。従ってNMOSでは電子
の流れ出す低電位側がソースであり、高電位側がドレイ
ンと呼ばれる。また、PMOSでは、ホールが流れだす
高電位側がソースであり、低電位側がドレインである。
また、NMOS,PMOSのVinからみたしきい値電圧
はそれぞれVTN' VTPであり、本実施例では、例えば、 VTN < VTP (1) の条件に設定してある。Generally, in a MOS transistor, the electrode from which carriers flow is called the source and the electrode from which carriers flow is called the drain. Therefore, in the NMOS, the low potential side on which electrons flow is called the source, and the high potential side is called the drain. In the PMOS, the high potential side from which holes flow is the source, and the low potential side is the drain.
Further, the threshold voltages of the NMOS and the PMOS viewed from V in are V TN ' V TP , respectively, and in this embodiment, for example, the condition of V TN <V TP (1) is set.
【0048】今、NMOS105,PMOS106に流
れる電流をそれぞれIN’IPとすると、いずれのトラ
ンジスタも飽和領域で動作しているので IN = (1/2)・ βN (VGS−VTN)2 (2) IP = (1/2)・ βP (VGS−VTP)2 (3) となる。ここで、 βN = (W/L)NμNCOX βP = (W/L)PμPCOX (W/L)N:NMOSのチャネル幅Wとチャネル長L
の比 (W/L)P:PMOSのチャネル幅Wとチャネル長L
の比 μN:電子のチャネル移動度 μP:ホールのチャネル移動度 図1(c)は,IN ,IPとVGSの関係を示したもので
あり、Vinに一定電圧が入力されているときは、IN
=IPとなる条件で回路が安定する。即ち、この時、 VGS = Vin − Vout = VT となる。但し、VTは図よりNow, assuming that the currents flowing through the NMOS 105 and the PMOS 106 are I N ′ I P , since all the transistors are operating in the saturation region, I N = (1/2) · β N (V GS −V TN ) and a 2 (2) I P = ( 1/2) · β P (V GS -V TP) 2 (3). Where β N = (W / L) N μ N C OX β P = (W / L) P μ P C OX (W / L) N : NMOS channel width W and channel length L
Ratio (W / L) P : PMOS channel width W and channel length L
The ratio of mu N: channel mobility of electrons mu P: channel hole mobility Figure. 1 (c), I N, and shows the relationship between I P and V GS, constant voltage Vin is input I N
The circuit becomes stable under the condition that = I P. That is, at this time, V GS = V in −V out = V T. However, V T is from the figure
【0049】[0049]
【数3】 で与えられる。[Equation 3] Given in.
【0050】(1)式の条件VTN < VTPは、図1
(c)でINとIPの曲線が交点を持つための必要十分条
件である。The condition V TN <V TP in the equation (1) is as shown in FIG.
It is a necessary and sufficient condition for the curve of I N and I P to have an intersection in (c).
【0051】従って、Voutは Vout = Vin − VT (5) となる。Therefore, V out is V out = V in −V T (5)
【0052】即ち、電圧ゲインが1の増幅器が実現でき
る。That is, an amplifier having a voltage gain of 1 can be realized.
【0053】今、Vinが低い電位に変化したとする。即
ち、 Vout > Vin − VT となったとすると、 VGS = Vin−Vout<VT となる。この時、図1(c)より明らかなようにPMO
Sにはより多くの電流が流れ,NMOSに流れる電流は
減少する。特に、VGS<VTNとなるとNMOSはカット
オフし、電流が全く流れなくなる。Now, assume that V in changes to a low potential. That is, if V out > V in −V T , then V GS = V in −V out <V T. At this time, as is clear from FIG.
More current flows through S and the current flowing through the NMOS decreases. In particular, when V GS <V TN , the NMOS cuts off and no current flows.
【0054】このようにして、Coutにたまった電荷
は急速にPMOSにより放電し、VoutはVinの変化に
追随し、再びVout = Vin − VTとなったところ
で落ちつくことになる。In this way, the charge accumulated in Cout is rapidly discharged by the PMOS, V out follows the change of V in , and settles again when V out = V in −V T.
【0055】逆に,Vinが高電位側に変化しVout<
Vin−VTとなったときにはVGS=Vin−Vout>VTと
なり、今度はPMOSがOFF状態に近づき、NMOS
には大きな電流がながれてCoutが急速に充電されるた
め,Voutは上昇し再びVout=Vin−VTとなったとこ
ろで落ちつく。On the contrary, Vin changes to the high potential side and V out <
When V in −V T , V GS = V in −V out > V T , and this time the PMOS approaches the OFF state and the NMOS
Since a large current flows to C out and C out is rapidly charged, V out rises and settles again when V out = V in −V T.
【0056】以上のように、Coutの充・放電がそれぞ
れNMOSトランジスタとPMOSトランジスタのオン
によって行われるため、高速の充放電が可能であり、高
速で変化する入力信号に応答することができる。特にβ
N=βPと設定してやるとNMOSとPMOSの電流駆動
能力が等しくなり、充放電の速度が等しく、回路の高速
化には特に有利である。As described above, since charging / discharging of C out is performed by turning on the NMOS transistor and the PMOS transistor, respectively, high-speed charging / discharging is possible and it is possible to respond to an input signal that changes at high speed. Especially β
If N = β P is set, the current driving capacities of the NMOS and the PMOS become equal, the charging / discharging speed becomes equal, which is particularly advantageous for speeding up the circuit.
【0057】これは従来例にない大きな特徴である。例
えば、図13の従来例では、Coutの充放電時間はそれ
ぞれR・Cout及びRx・Coutで決まっており、RやR
xを小さくしない限り充放電時間を小さくすることはで
きなかった。しかし、これらの抵抗値を小さくすると電
圧ゲインが小さくなると共に消費電力が抵抗値に反比例
して大きくなる等の問題があった。This is a great feature not found in conventional examples. For example, in the conventional example of FIG. 13, each charging and discharging time of the C out is determined by R · C out and Rx · C out, R and R
The charging / discharging time could not be shortened unless x was reduced. However, when these resistance values are decreased, there are problems that the voltage gain decreases and the power consumption increases in inverse proportion to the resistance value.
【0058】本発明ではトランジスタのβN、βPを大き
くすることにより幾らでも充放電の時間を短くすること
が可能である。しかも、βN、βPの値を大きくとっても
電圧ゲインは常に1であり、小さくなることはない。し
かも消費電力は図1(c)より定常的に流れる電流が、In the present invention, it is possible to shorten the charging / discharging time by increasing β N and β P of the transistor. Moreover, even if the values of β N and β P are increased, the voltage gain is always 1 and never decreases. Moreover, as for the power consumption, the current that constantly flows from FIG.
【0059】[0059]
【数4】 で与えられるのでVTNとVTPの値をほぼ等しくすること
で電流Iは幾らでも小さくすることができ、回路動作速
度とは無関係に消費電力を一定の小さな値、あるいはほ
ぼ0にすることが可能である。[Equation 4] Since the current I can be reduced by making the values of V TN and V TP almost equal, the power consumption can be set to a constant small value or almost 0 regardless of the circuit operating speed. It is possible.
【0060】以上述べたように、本発明の回路により、
従来のシナプス回路が持っていた消費電力が大きくなる
という問題を解決することができた。As described above, according to the circuit of the present invention,
It was possible to solve the problem that the conventional synapse circuit had a large power consumption.
【0061】以上の説明では、図1(b)に示すNMO
Sの閾値VTN、PMOSのしきい値VTPが、VTN<VTP
となる場合について説明したが、これを VTN = VTP と設定してもよい。In the above description, the NMO shown in FIG.
The threshold V TN of S and the threshold V TP of PMOS are V TN <V TP
Although the case has been described, this may be set as V TN = V TP .
【0062】こうすれば、(6)式より消費電力をゼロ
とすることができる。In this way, the power consumption can be made zero according to the equation (6).
【0063】あるいは、NMOSの閾値VTN、PMOS
のしきい値VTPは、 VTP < VTN (7) と設定してもよい。この場合は、図1(d)に示したよ
うにIN,IPの特性は交点を持たないためVGSは VTP < VGS < VTN の範囲で任意の値をとることになる。即ち、Voutは Vin−VTN<Vout<Vin−VTP (8) の間のいずれかの値に落ちつくことになるが一定値とな
る保障はない。つまり、上記の範囲で値の不確定性を持
つことになる。回路動作上、この値の不確定性が許され
る範囲であれば(7)式の条件を採用してもよい。この
場合、定常的に流れる電流は完全にゼロになるため、ほ
とんど電力消費のない回路が実現できる。Alternatively, the threshold value V TN of the NMOS, the PMOS
The threshold V TP of V TP may be set as V TP <V TN (7). In this case, the characteristics of I N, I P as shown in FIG. 1 (d) V GS because it has no intersection will take any value in the range of V TP <V GS <V TN . That is, V out will fall to any value between V in −V TN <V out <V in −V TP (8), but there is no guarantee that it will be a constant value. That is, the value has uncertainty in the above range. In terms of circuit operation, the condition of the expression (7) may be adopted as long as the uncertainty of this value is allowed. In this case, the steadily flowing current is completely zero, so that a circuit with almost no power consumption can be realized.
【0064】またVTPとVTNを VTP<VTN の関係を
満たしつつ、VTP≒VTNとしてやれば、(8)式で表さ
れるVoutの値の不確定性は十分小さくすることがで
きる。If V TP and V TN satisfy the relationship of V TP <V TN and V TP ≈V TN , the uncertainty of the value of Vout expressed by the equation (8) should be sufficiently small. You can
【0065】また、VTの値は(4)式で与えられるが
VTN、VTP、βRの値を適宜設定して、VT=0とするこ
とも可能である。例えば、βR=1、VTN=−1V、V
TP=1Vとすれば、Vout=Vinとなり、入力電圧と等
しい値を出力側に取り出すことができる。また、この他
VT=0とするために、VTN、VTP、βRに対しいかなる
値を組み合わせてもよいことは言うまでもない。[0065] The value of V T is set appropriately the values of given but V TN, V TP, β R in equation (4), it is also possible to V T = 0. For example, β R = 1, V TN = -1V, V
If TP = 1 V, V out = V in , and a value equal to the input voltage can be taken out to the output side. Needless to say, any other value may be combined with V TN , V TP , and β R in order to set V T = 0.
【0066】このように設定すれば、常にVin=Vout
となり、フローティングゲートの電位を直接Vout に読
み出すことができる。即ち、図1(a)のニューラルネ
ットワークでは、フローティングゲート107の値がニ
ューロン101の1つの入力端子102aへの入力信号
となるのである。With this setting, V in = V out is always maintained.
Therefore, the potential of the floating gate can be read directly to V out . That is, in the neural network of FIG. 1A, the value of the floating gate 107 becomes an input signal to one input terminal 102a of the neuron 101.
【0067】次にフローティングゲート107の電位φ
F の値を求める。図1(e)はその為に描いた回路図で
ある。ここでCO =Con+Copであり、Con , Copは
それぞれフローティングゲート107とNMOS10
5、PMOS106の反転層の間の容量であり、それぞ
れのゲート酸化膜容量に等しい。Next, the potential φ of the floating gate 107
Find the value of F. FIG. 1E is a circuit diagram drawn for that purpose. Here, C O = C on + C op , and C on and C op are the floating gate 107 and the NMOS 10, respectively.
5, the capacitance between the inversion layers of the PMOS 106, which is equal to the capacitance of each gate oxide film.
【0068】本回路の通常の動作状態においては、NM
OS,PMOS共に反転層が形成されており、その電位
はソースの電位、即ちVout に等しい。特に(4)式の
VTを、VT =0とした場合には、定常状態ではVout
=φF であり、Coの両端にかかる電位差は0となる。
つまりCO の効果は無視することができる。CE はフロ
ーティングゲート112と電荷注入ゲート114(その
電位をVE とする)との間の容量である。In the normal operating state of this circuit, NM
An inversion layer is formed in both OS and PMOS, and the potential thereof is equal to the potential of the source, that is, V out . In particular, when V T in the equation (4) is set to V T = 0, V out in the steady state
= Φ F , and the potential difference across C o is 0.
That is, the effect of C O can be ignored. C E is the capacitance between the floating gate 112 and the charge injection gate 114 (whose potential is V E ).
【0069】フローティングゲートに蓄えられている電
荷の量をQF とすると、φF は、If the amount of charge stored in the floating gate is Q F , then φ F is
【0070】[0070]
【数5】 と表される。[Equation 5] Is expressed as
【0071】通常のニュートラルネットワークの動作状
態、即ち、学習によって重みを変える操作を行っていな
いときは、例えばVb =VE =0とする。そうすれば
(9)式より,In a normal operation state of the neutral network, that is, when the operation of changing the weight by learning is not performed, for example, V b = V E = 0. Then, from equation (9),
【0072】[0072]
【数6】 となり、φF =Voutであることを考慮すると、[Equation 6] Therefore, considering that φ F = V out ,
【0073】[0073]
【数7】 となる。つまり、CO の効果は無視できるのである。V
a とVoutの関係を図1(f)に示す。Va は前段のニ
ューロンの出力であり、ニューロンが発火しているか、
していないかに応じて、それぞれVa =VDD、もしくは
Va =0となる。即ち、前段のニューロンが発火し、V
a =VDDとなったときには、次段のニューロンへの入力
電圧Voutは、[Equation 7] Becomes That is, the effect of C O can be ignored. V
The relationship between a and V out is shown in FIG. V a is the output of the preceding neuron, whether the neuron is firing,
V a = V DD or V a = 0, respectively, depending on whether or not they have been performed. That is, the preceding neuron fires and V
When a = V DD , the input voltage V out to the next-stage neuron is
【0074】[0074]
【数8】 CTOT ' =Ca +Cb +CE ……(1
2) となり、104のシナプス回路で発生する重みwは、[Equation 8] C TOT '= C a + C b + C E …… (1
2) and the weight w generated in the 104 synapse circuit is
【0075】[0075]
【数9】 となる。[Equation 9] Becomes
【0076】一例として、Ca :Cb :CE =8:1:
1と設計すると、Ca /CTO T ' =0.8となり、QF
=0で、w=0.8となる。wの値を変更するには、Q
F の値を変化させればよく、これには電荷注入用の電極
114 より、絶縁膜を介してフローティングゲート11
2に電子をFowler-Nordheim Tunnelingにより注入する
ことにより、あるいは、フローティングゲートから電極
114に電子を放出することにより行う。As an example, Ca: Cb: CE= 8: 1:
Designed as 1, Ca/ CTO T'= 0.8, so QF
At = 0, w = 0.8. To change the value of w, use Q
FIt is sufficient to change the value of
114 The floating gate 11 through the insulating film.
Inject electrons into 2 by Fowler-Nordheim Tunneling
By electrode, or from the floating gate
This is performed by emitting electrons to 114.
【0077】例えば電子注入を行って、QF <0となれ
ば、図1(f)に示した様にVa =VDDのときの出力レ
ベルが下がり(13)式で表されるシナプスの加重値が
減少する。逆に、電子を放出してQF >0とするとwは
大きくなる。特に、QF =(Cb +CE )VDDとすれば
w=1となり、最大の加重値を得ることができる。For example, if electron injection is performed and Q F <0, the output level when V a = V DD is lowered as shown in FIG. Weight value decreases. On the contrary, if electrons are emitted and Q F > 0, w becomes large. In particular, if Q F = (C b + C E ) V DD , then w = 1, and the maximum weight value can be obtained.
【0078】このときは、Va =0、即ち前段のニュー
ロンが発火していないときにも、シナプス104は、At this time, even when V a = 0, that is, when the preceding neuron is not firing, the synapse 104 still has
【0079】[0079]
【数10】 (今の例では、0.2VDDに等しい)の出力を持つこと
になる。つまり、このシナプスを介して結合している相
手のニューロンに常に正のバイアスをかける結果となり
そのニューロンを発火しやすくする効果がある。しか
し、従って、もしこのような動作が許されない回路であ
ればQF は常に負として用いるべきであり、w≦0.8
の範囲の値とすべきことになる。[Equation 10] It will have an output (equal to 0.2V DD in this example). That is, a positive bias is always applied to the partner neuron that is connected through this synapse, which has the effect of facilitating firing of that neuron. However, therefore, Q F should always be used as a negative value in a circuit where such operation is not allowed, and w ≤ 0.8
It should be a value in the range.
【0080】QF >(Cb +CE )VDDとした場合に
は、加重値はw=1のままであり、このVa =0での出
力値(オフセット)だけが電荷量に比例して大きくなっ
て行く。wの最大値として1をとり、しかもVa =0で
のオフセットをなくすシナプス回路の構成法は、本発明
の第4,第5の実施例に示す。When Q F > (C b + C E ) V DD , the weight value remains w = 1, and only the output value (offset) at V a = 0 is proportional to the charge amount. And grow bigger. The construction method of the synapse circuit in which 1 is taken as the maximum value of w and the offset at V a = 0 is eliminated is shown in the fourth and fifth embodiments of the present invention.
【0081】次に、電子を注入する方法について説明す
る。Next, a method of injecting electrons will be described.
【0082】まず、第1の方法は、Va =VE =0と
し、Vb 端子109に図1(g)に示した様なパルスを
印加する。112と114の間に、例えば100Åの厚
さの熱酸化膜(SiO2 )が設けられているとすると、
VPPは約20V程度とすればよい。パルス巾τをRC C
a より十分小となるように接続部111の抵抗値RC を
設定しておくと、フローティングゲート107の電位φ
F はVb に印加されるパルスによって変化せず、フロー
ティングゲート112の電位(φF ’と表す)のみが変
化し、First, the first method is to set V a = V E = 0 and apply a pulse as shown in FIG. 1G to the V b terminal 109. If a thermal oxide film (SiO 2 ) having a thickness of 100 Å is provided between 112 and 114,
V PP may be about 20V. The pulse width τ is R C C
If the resistance value R C of the connection portion 111 is set to be sufficiently smaller than a, the potential φ of the floating gate 107 is set.
F does not change with the pulse applied to V b , only the potential of the floating gate 112 (denoted by φ F ') changes,
【0083】[0083]
【数11】 となる。[Equation 11] Becomes
【0084】100ÅのSiO2 薄膜にパルス印加とと
もに約10Vの電圧がかかり、トンネリングによって電
子が電極114よりフローティングゲート112に注入
される。注入による電子数の時間変化の様子を模式的に
示したのが図1(h)であるが、パルス印加の初期に大
きく変化するが、その後は、ほとんど変化していないこ
とが分る。これは、電子の注入によりフローティングゲ
ートの電位φF ’が下がり、SiO2 膜にかかっていた
電圧が減少するためである。A voltage of about 10 V is applied to the 100 Å SiO 2 thin film as a pulse is applied, and electrons are injected from the electrode 114 to the floating gate 112 by tunneling. FIG. 1 (h) schematically shows how the number of electrons is changed by injection, and it is found that the number of electrons changes greatly at the initial stage of pulse application, but after that, it hardly changes. This is because the potential φ F 'of the floating gate is lowered by the injection of electrons, and the voltage applied to the SiO 2 film is reduced.
【0085】Fowler-Nordheim Tunnelingによる電流I
は、酸化膜両端にかかる電圧Vに対し、 ∝ V2 exp(−b/V) の依存性をもち、Vの減少とともに指数関数的に電流が
減少するからである。これは従来例に関し、図15
(b)で説明したのと同じ理由である。従って、パルス
巾τをΔnの立上りの時間より十分大きくとっておけ
ば、一回の注入操作による電荷注入量をほぼ一定の値
(ΔnO ) とすることができる。Current I due to Fowler-Nordheim Tunneling
This is because the voltage V across the oxide film has a dependency of ∝ V 2 exp (-b / V), and the current decreases exponentially as V decreases. This is related to the conventional example, as shown in FIG.
The reason is the same as that explained in (b). Therefore, if the pulse width τ is set to be sufficiently longer than the rising time of Δn, the amount of charge injection by one injection operation can be set to a substantially constant value (Δn O ).
【0086】一回の注入後、t=RCa 程度の時間を経
過すると112に注入された電荷は107の領域に流れ
込み、十分時間が経過した後にはφF ’=φF となる。
このときwの変化は(13)式より、After a single injection, when a time of about t = RC a has elapsed, the charges injected into 112 flow into the region 107, and after a sufficient time, φ F ′ = φ F.
At this time, the change of w is from the equation (13),
【0087】[0087]
【数12】 となり重みが減少する。逆に重みを増加させる。すなわ
ち、電子を放出させるときはVb =Va =0とし、VE
に図1(h)に示したパルスを印加してやればよい。こ
のときwの変化は1回のパルスに対し[Equation 12] And the weight decreases. On the contrary, the weight is increased. That is, when emitting electrons, V b = V a = 0, and V E
It is sufficient to apply the pulse shown in FIG. At this time, the change of w is for one pulse
【0088】[0088]
【数13】 となり(但しCE =Cb の場合)、重みが増強される。
ΔnO ' は放出された電子の数であり、一般にΔnO と
ΔnO ' は等しくない。しかし例えばフローティングゲ
ート112としてN+ ポリシリコン、VE 端子(11
4)としてシリコンのN+ 拡散層を用いればほぼ等しく
なる。あるいは、必要に応じて注入時・放出時のパルス
の高さをかえることにより、Δn=ΔnO としてもよ
い。[Equation 13] (However, when C E = C b ), the weight is increased.
Δn O 'is the number of emitted electrons, and generally Δn O and Δn O ' are not equal. However, for example, as the floating gate 112, N + polysilicon, V E terminal (11
If an N + diffusion layer of silicon is used as 4), it becomes almost equal. Alternatively, Δn = Δn O may be set by changing the pulse heights at the time of injection / release, if necessary.
【0089】第1回目のパルス印加後、RCa 程度以上
の時間の経過後、再び同様のパルスを印加するとやはり
(15)(16)式に従ってwを連続的に変化させるこ
とができる。パルスの数をNP,書き換え前のフローティ
ングゲート電荷の量をQFOとすると、When the same pulse is applied again after a time of about RC a or more after the first pulse application, w can be continuously changed according to the equations (15) and (16). If the number of pulses is N P and the amount of floating gate charge before rewriting is Q FO ,
【0090】[0090]
【数14】 ここで−+はそれぞれ電子の注入、放出に対応し、Δn
O =ΔnO ' とした。[Equation 14] Here, − + corresponds to electron injection and electron emission, respectively, and Δn
O = Δn O ′.
【0091】図1(i)は上で述べた重み変化を実験的
に確かめるために試作したテストデバイスの構造を模式
的に示したものであり、単体のトランジスタ115のフ
ローティングゲート107に、図1(a)のシナプス回
路と同様の原理で電荷注入を行えるようにしたものであ
る。FIG. 1 (i) schematically shows the structure of a test device prototyped in order to experimentally confirm the weight change described above. The floating gate 107 of a single transistor 115 is shown in FIG. Charge injection can be performed according to the same principle as in the synapse circuit of (a).
【0092】実験結果を図1(j)に示す。パルスの数
とともにほぼ直線的にVTHが変化していることが分か
る。即ち、1パルス毎にほぼ一定量の電荷の注入もしく
は放出が制御よく行われているのである。ここでパルス
電圧の大きさは19.5V、パルス巾は10msec、
各パルスと各パルスの間隔は100msecである。The experimental results are shown in FIG. 1 (j). It can be seen that V TH changes almost linearly with the number of pulses. That is, the injection or discharge of a substantially constant amount of electric charge is well controlled for each pulse. Here, the magnitude of the pulse voltage is 19.5 V, the pulse width is 10 msec,
The interval between each pulse is 100 msec.
【0093】このように、制御性よく電荷注入を行える
のは、フローティングゲート107とフローティングゲ
ート112の間に高抵抗の接続部111を設けた結果で
あり、これが本発明の大きな特徴である。即ち、各パル
ス毎に一定量の電荷をフローティングゲート112に先
ず注入する。次に、この電荷を高抵抗接続部111を介
してシナプス回路104の主要ゲート電極であるフロー
ティングゲート107にゆっくりと流し込んでやるので
ある。一回のパルスで飽和するのは、112の部分のみ
であり、全体(112と107)が同時に飽和すること
は決してないのである。As described above, the reason why the charge injection can be performed with good controllability is the result of providing the high resistance connection portion 111 between the floating gate 107 and the floating gate 112, and this is a major feature of the present invention. That is, a fixed amount of charge is first injected into the floating gate 112 for each pulse. Next, this charge is slowly flown into the floating gate 107, which is the main gate electrode of the synapse circuit 104, through the high resistance connection portion 111. Only a portion of 112 is saturated in one pulse, and the whole (112 and 107) is never saturated at the same time.
【0094】その結果、各パルス毎にほぼ一定量の電荷
を注入することが可能となった。つまり本発明によりは
じめて、フローティングゲートへの電荷の注入あるいは
フローティングゲート103の電荷の放出をいづれもパ
ルスの個数によって正確に制御できるようになり、この
ことによりシナプスの加重値を精密に制御することが可
能となった。As a result, it has become possible to inject a substantially constant amount of charge for each pulse. That is, according to the present invention, for the first time, charge injection into the floating gate or discharge of the charge from the floating gate 103 can be accurately controlled by the number of pulses, and thus the weight value of the synapse can be precisely controlled. It has become possible.
【0095】また、104の2つのνMOSを組合せた
構造により、高速に応答し、且つ、パワー消費の極めて
少ないシナプス結合が実現できたのである。しかも全体
として、たった2つのMOS型トランジスタにより一個
のシナプスが形成でき、従来の方法にくらべ大幅な回路
の簡略化が達成できたのである。これにより大規模なニ
ューラルネットワークを容易に実現できるようになった
のである。Further, the structure in which two νMOSs 104 are combined can realize a synapse coupling which responds at high speed and consumes very little power. In addition, as a whole, only two MOS transistors can form one synapse, and a great simplification of the circuit can be achieved as compared with the conventional method. This made it possible to easily realize a large-scale neural network.
【0096】次に、104のシナプス回路のフローティ
ングゲートに電子を注入もしくは、放出する第2の方法
について説明する。Next, a second method of injecting or emitting electrons into the floating gate of the synapse circuit 104 will be described.
【0097】これは、Va , Vb に独立の電圧を加え、
特定のシナプスのみ選択的に加重値の変更を行う方法で
あり、ニューラルネットワークに学習を行わせる際に非
常に重要な方式である。This applies independent voltages to V a and V b ,
This is a method of selectively changing the weight value only for a specific synapse, and is a very important method when making a neural network perform learning.
【0098】一例として、Ca :Cb :CE =8:1:
1の場合を説明する。まず加重値の変更を行うシナプス
ではVa =6.25Vとし、それ以外のシナプスではV
a =0とする。これには信号線103の所定のもののみ
6.25Vの電位を与えればよい。Vb =VE =0とす
るとフローティングゲートの電位は、(10)式よりQ
F =0として φF = (8Va/10) となるので、Va =6.25Vでは、φF =5Vとな
る。酸化膜両端の電圧が5Vの条件では、100Åのト
ンネル酸化膜で、トンネリングは生じず、従ってキャリ
アの注入による重みの変化は生じない。As an example, Ca: Cb: CE= 8: 1:
The case of 1 will be described. First, the synapse that changes the weight value
Then Va= 6.25V, and V at other synapses
a= 0. Only the specified one of the signal lines 103
A potential of 6.25V should be applied. Vb= VE= 0
Then, the potential of the floating gate is Q
F= 0 φF= (8Va/ 10), so Va= 6.25V, φF= 5V
It Under the condition that the voltage across the oxide film is 5 V, 100 Å
The tunnel oxide does not cause tunneling, and
There is no change in weight due to the injection of a.
【0099】次に電子注入を行うシナプスにつながって
いる信号線110にのみ、10Vのパルス電圧を印加す
る。即ち、Vb に10Vのパルスを加えるのである。こ
のとき、トンネル注入部のフローティングゲート112
の電位φF ’の変化分ΔφF’は、(14)式よりThen, a pulse voltage of 10 V is applied only to the signal line 110 connected to the synapse for electron injection. That is, a pulse of 10 V is added to V b . At this time, the floating gate 112 of the tunnel injection part
'Variation [Delta] [phi F' of potential phi F, from (14)
【0100】[0100]
【数15】 となる。[Equation 15] Becomes
【0101】ここではΔφF ’=5Vである。従ってV
a =6.25Vの加えられているシナプスではΔφF ’
=10Vとなり、Va =0VのシナプスではΔφF ’=
5Vとなる。つまりVa =6.25V、Vb =10V
(パルス)のシナプスでのみ加重の変更が行えるのであ
る。Here, Δφ F '= 5V. Therefore V
At the synapse with a = 6.25V applied, Δφ F '
= 10 V, and at the synapse of V a = 0 V, Δφ F '=
It becomes 5V. That is, V a = 6.25 V, V b = 10 V
The weight can be changed only at the (pulse) synapse.
【0102】以上は電子注入により加重を減少させる場
合について述べたが、電子放出により加重を増加させる
場合も同様に行える。まず加重値を増加させるシナプス
では、Va =3.75Vとし、それ以外のシナプスでは
Va =10Vとする。これには、信号線103の所定の
もののみ3.75Vの電位を与え、それ以外には10V
の電位を与えればよい。Vb =10V,VE =10Vと
するとフローティングゲートの電位は φF = (8Va+20)/10 となるので、Va =3.75Vでは、φF =5V,Va
=10VではφF =10Vであり、トンネル酸化膜にか
かる電圧Vは、Va =3.75V,Va =10Vのそれ
ぞれの場合に対しV=5V,V=0Vとなるため、10
0Åのトンネル酸化膜ではトンネル電流は流れない。Although the case where the weight is reduced by electron injection has been described above, the case where the weight is increased by electron emission can be similarly performed. First, for synapses that increase the weight value, V a = 3.75 V, and for other synapses, V a = 10 V. To this, only a predetermined one of the signal lines 103 is applied with a potential of 3.75V, and otherwise, 10V
It suffices to apply the potential. V b = 10V, since the potential of the floating gate when the V E = 10V becomes φ F = (8Va + 20) / 10, the V a = 3.75V, φ F = 5V, V a
= 10 V, φ F = 10 V, and the voltage V applied to the tunnel oxide film is V = 5 V and V = 0 V for V a = 3.75 V and V a = 10 V, respectively.
The tunnel current does not flow in the 0Å tunnel oxide film.
【0103】次に、加重増加を行うシナプスにつながっ
ている信号線110についてのみ10Vのバイアス値を
パルス的に0Vに落とす。この負のパルスによるフロー
ティングゲート112の電位φF ’の変化分ΔφF ’
は、(14)式よりΔφF ’=−5Vとなる。Then, the bias value of 10 V is pulsed to 0 V only for the signal line 110 connected to the synapse for increasing the weight. The change Δφ F 'of the potential φ F ' of the floating gate 112 due to this negative pulse
Becomes Δφ F '= -5V from the equation (14).
【0104】従って、Va=3.75Vのシナプスでは
φF ’=0となり、トンネル酸化膜にかかる電圧は10
Vとなり、トンネリングによって電子がフローティング
ゲートから114の電極にぬける。従って、QF は正の
値で増加し、シナプスの加重値が増加する。一方、Va
=10VのシナプスではφF ’=5Vとなるためトンネ
リングは生じない。Therefore, at the synapse of V a = 3.75 V, φ F '= 0, and the voltage applied to the tunnel oxide film is 10
The voltage becomes V, and electrons tunnel through the floating gate to the electrode 114 by tunneling. Therefore, Q F increases with a positive value, and the synaptic weight value increases. On the other hand, Va
At a synapse of 10 V, φ F '= 5 V, so tunneling does not occur.
【0105】即ち、Va=3.75V、Vb =0Vとし
たシナプスにおいてのみ選択的に加重値の変更が行われ
るのである。That is, the weight value is selectively changed only in the synapse where V a = 3.75 V and V b = 0 V.
【0106】以上の説明で用いた電圧の設定値や組合せ
はあくまで一例であり、方式の原理を説明するためのも
のである。従っていかなるバイアスのかけ方を用いても
よいことは言うまでもない。もちろん、VE端子114
にパルスを印加する方式をとってもよいことは言うまで
もない。The voltage setting values and combinations used in the above description are merely examples, and are for explaining the principle of the method. Therefore, it goes without saying that any biasing method may be used. Of course, the V E terminal 114
It goes without saying that a method of applying a pulse to the above may be adopted.
【0107】本発明のシナプスの回路を用いることによ
り、シナプスの加重変更に必要なパルス電圧の低減も実
現できた。By using the synapse circuit of the present invention, it was possible to reduce the pulse voltage required for changing the weight of the synapse.
【0108】従来は選択的変更を行うためには、20V
という高電圧のパルスが必要であったが、電荷注入部の
フローティングゲートを接続の抵抗RC によって切りは
なしたため、制御ゲート(109)の制御性がよくな
り、最大10Vで選択的変更が可能となったのである。
大規模なニューラルネットワーク構成に極めて有利な特
徴である。Conventionally, in order to make a selective change, 20V is used.
However, since the floating gate of the charge injecting section is cut off by the resistance R C of the connection, the controllability of the control gate (109) is improved and it is possible to selectively change it at a maximum of 10V. It has become.
This is an extremely advantageous feature for large-scale neural network configurations.
【0109】接続部RC の抵抗値に関しては次のように
決めればよい。トンネリングによって、電子がフローテ
ィングゲート112に注入される時間をτP と表す。τ
P としては、例えば、図1(h)でΔn(t)=0.9
ΔnO となる時間を目安としてもよい。あるいは、トン
ネル電流i(t)がパルス印加直後の最大値に対し例え
ば1/10となる時間と定義してもよい。The resistance value of the connection part R C may be determined as follows. The time during which electrons are injected into the floating gate 112 by tunneling is represented by τ P. τ
As P , for example, Δn (t) = 0.9 in FIG.
The time to reach Δn O may be used as a guide. Alternatively, it may be defined as a time at which the tunnel current i (t) becomes, for example, 1/10 of the maximum value immediately after the pulse application.
【0110】また一方、注入部のフローティングゲート
112に注入された電荷が、トランジス部のフローティ
ングゲート107に流れ込むのに要する時間は、時定数
RCCa 程度であるから、RC C≫τP となるようにR
C を決めてやればよい。トンネル接合部の動作抵抗rt
は、 rt≡(di/dV)-1 (18) で定義される。On the other hand, since the time required for the charges injected into the floating gate 112 in the injection portion to flow into the floating gate 107 in the transistor portion is about the time constant R C C a , R C C >> τ P To be R
Decide on C. Operating resistance of tunnel junction r t
Is defined by r t ≡ (di / dV) −1 (18).
【0111】iとVは、Fowler Nordheimの式 i=AV2exp(−b/V) (19) と表されるから、 (γt )-1 = (2AV + Ab)exp(−b/V) (20) となる。ここでVはトンネル部の絶縁膜両端にかかる電
圧であり、例えばVE =0,Vb =VPPとして電子注入
を行う際には、V=φF となり、 φF(t)= b/ ln[exp{b/φ F(0)}+Abt/CTOT] (21) と表される。ここで、CTOT =CE +Cb ,A,bは
(20)式中の定数で、絶縁膜材料や注入電極材料等で
決まる定数である。またφF (0)は、VPPの大きさの
プログラム電圧をステップ関数状にVP 端子に印加した
直後のフローティングゲートの電位でありI and V are the Fowler Nordheim equation i = AV2Since it is expressed as exp (−b / V) (19), (γt )-1 = (2AV + Ab) exp (-b / V) (20). Here, V is the voltage applied to both ends of the insulating film in the tunnel portion.
Pressure, for example VE= 0, Vb= VPPElectron injection as
V = φFAnd φF(T) = b / ln [exp {b / φ F(0)} + Abt / CTOT] (21) is represented. Where CTOT= CE+ Cb, A, b are
It is a constant in the formula (20), and it can be determined by the insulating film material, injection electrode material, etc.
It is a fixed constant. Also φF(0) is VPPThe size of
Program voltage in step function VPApplied to terminals
The potential of the floating gate immediately after
【0112】[0112]
【数16】 で与えられる。tは、プログラム電圧印加後の時間であ
る。[Equation 16] Given in. t is the time after application of the program voltage.
【0113】(21)式に従ってφF (t)(=V)は
時間とともに減少するが、これとともにrT は(20)
式より極端に大きくなることが分かる。RC を決める条
件は、0<t<τP の時間において γT ( CE +Cb ) ≪ RC Ca (23) が成立つようにとればよい。According to the equation (21), φ F (t) (= V) decreases with time, but with this, r T becomes (20)
It turns out that it becomes extremely larger than the formula. The condition for determining R C may be such that γ T (C E + C b ) << R C C a (23) holds in the time of 0 <t <τ P.
【0114】即ち一般的に言って rT < RC (24) であることが必要条件であり、望ましくはγT ≦RC で
あるが、必要に応じていかなる値をとってもよいことは
明らかである。That is, generally speaking, r T <R C (24) is a necessary condition, and γ T ≦ R C is preferable, but it is clear that any value may be taken as necessary. is there.
【0115】通常Ca >CE +Cb と設定することが多
いので、(24)式を満たしておれば、ほぼ(23)式
の関係を満たすことになる。RC を実現する方法として
は、例えば112,107として、N+ ポリシリコンを
用い、接続部111には、高抵抗ポリシリコンを用いて
もよい。あるいは112,107をすべて高抵抗ポリシ
リコンを用いてもよいことは言うまでもない。Usually, C a > C E + C b is often set, so that if the expression (24) is satisfied, the relationship of the expression (23) is almost satisfied. As a method of realizing R C , for example, N + polysilicon may be used as 112 and 107, and high resistance polysilicon may be used as the connecting portion 111. Alternatively, it goes without saying that high resistance polysilicon may be used for all of 112 and 107.
【0116】(第2の実施例)図2は、本発明の第2の
実施例を示す図面であり、フローティングゲート部の構
造のみを模式的に示してある。(Second Embodiment) FIG. 2 is a view showing a second embodiment of the present invention, and schematically shows only the structure of the floating gate portion.
【0117】201,202は、例えばN+ ポリシリコ
ンで形成したフローティングゲートであり、図1(e)
の112,107にそれぞれ対応している。203はP
型のポリシリコンであり、その上部にはゲート絶縁膜2
04を介して電極205が設けられている。Reference numerals 201 and 202 denote floating gates formed of, for example, N + polysilicon, which are shown in FIG.
112 and 107, respectively. 203 is P
Type polysilicon, and the gate insulating film 2 is formed on top of it.
An electrode 205 is provided via 04.
【0118】即ち、接続部(図1(e)の111に相
当)がポリシリコンの薄膜トランジスタ(TFT)で形
成されているのである。トンネル注入時にはVc =0と
してこの接合部のTFTをOFFとするが、注入終了後
にはVc =VDDとしてTFTをONし、すみやかに電荷
を201より202へ移動させるのである。1回のパル
ス印加後、次のパルス印加までの間に十分長い時間をと
る必要ないため、シナプスの加重変更が迅速に行えると
いう特徴がある。That is, the connection portion (corresponding to 111 in FIG. 1E) is formed of a polysilicon thin film transistor (TFT). At the time of tunnel injection, V c = 0 and the TFT at this junction is turned off, but after the injection is completed, V c = V DD and the TFT is turned on, and the charge is promptly moved from 201 to 202. Since it is not necessary to take a sufficiently long time between the application of one pulse and the application of the next pulse, the synapse weight can be quickly changed.
【0119】本実施例はN+ ポリシリコンとP型ポリシ
リコンの組合せで説明したが、これは例えばN+ ポリシ
リコンとN型ポリシリコン、あるいは201,202に
P+ポリシリコン、203にN型あるいはP型のポリシ
リコンを用いてもよいことはいうまでもない。The present embodiment has been described by using a combination of N + polysilicon and P-type polysilicon, but this is, for example, N + polysilicon and N-type polysilicon, or P + polysilicon for 201 and 202 and N-type for 203. Alternatively, it goes without saying that P type polysilicon may be used.
【0120】またVa に前段のニューロンの出力が入力
され、シナプス回路として動作しているときもVc =0
として203のスイッチをOFFしてやればRC時定数
で電荷が変化し、動作中に重みが変化することもなくな
り動作精度を上げることができる。Also, when the output of the preceding neuron is input to V a and it operates as a synapse circuit, V c = 0.
As a result, if the switch 203 is turned off, the charge changes with the RC time constant and the weight does not change during the operation, and the operation accuracy can be improved.
【0121】(第3の実施例、第4の実施例)次に本発
明の第3、第4の実施例をそれぞれ図3(a)、図3
(b)に示す。(Third Embodiment, Fourth Embodiment) Next, the third and fourth embodiments of the present invention will be described with reference to FIGS.
It shows in (b).
【0122】第1の実施例(図1(a))ではNチャン
ネル型とPチャンネル型の2つのνMOS105、10
6が互いにフローティングゲートを共用していたが、こ
れは片方のみをνMOSとし、他方を通常のMOSトラ
ンジスタとしてもよい。In the first embodiment (FIG. 1A), two N-channel type and P-channel type νMOSs 105 and 10 are used.
Although 6 shared the floating gates with each other, only one of them may be a νMOS and the other may be a normal MOS transistor.
【0123】図3(a)の第3の実施例は、NMOS3
01のみをνMOSとした場合であり、PMOS302
は通常のMOSトランジスタとなっている。そのゲート
電極303はたとえば制御信号φc でコントロールす
る。φc =0のときはPMOS302がONし、出力端
子304を0Vにリセットする。シナプス回路として働
かせるときはφc =VDDとする。従ってφc はVa と同
じ信号を用いてもよい。即ち、303は103に接続し
てもよい。The third embodiment shown in FIG. 3A is the NMOS3.
This is the case where only 01 is the νMOS, and the PMOS 302
Is a normal MOS transistor. The gate electrode 303 is controlled by, for example, a control signal φ c . When φ c = 0, the PMOS 302 is turned on and the output terminal 304 is reset to 0V. When operating as a synapse circuit, φ c = V DD . Therefore, φ c may use the same signal as V a . That is, 303 may be connected to 103.
【0124】図3(b)の第4の実施例は、PMOS3
05のみをνMOSとした場合を示している。これらの
方式は、P−wellあるいはN−wellのバイアス
電圧の加え方が簡単になるというメリットをもってい
る。P−well方式では図3(a)の方式が、N−w
ell方式では図3(b)の方式が適している。つまり
トランジスタ301、305等の形成されているウェル
の電位をそれぞれVSS(0V)、VDDに固定するのでは
なく、Vout 端子と接続することにより、トランジスタ
のバックバイアス効果による閾電圧の増加を防ぐことが
できるのである。The fourth embodiment shown in FIG. 3B is a PMOS 3
The case where only 05 is the νMOS is shown. These methods have the advantage that the method of applying a P-well or N-well bias voltage is simple. In the P-well method, the method of FIG.
The method of FIG. 3B is suitable for the ell method. That is, the potentials of wells in which the transistors 301 and 305 are formed are not fixed to V SS (0 V) and V DD , respectively, but are connected to the V out terminal to increase the threshold voltage due to the back bias effect of the transistors. Can be prevented.
【0125】(第5の実施例、第6の実施例)次に本発
明の第5、第6の実施例を図4(a)、図4(b)にそ
れぞれ示す。図4(a)の第5の実施例では、加重値の
データをたくわえているNチャネル型のνMOS401
がNMOS402とPMOS403にはさまれた形の回
路となっている。これらの2つの通常のMOSトランジ
スタのゲートは同一の制御信号φc でコントロールされ
ている。φc =0はリセットモードであり出力端子40
4は通にNMOS402で接地され、Vout =0となっ
ている。(Fifth Embodiment and Sixth Embodiment) Next, fifth and sixth embodiments of the present invention are shown in FIGS. 4 (a) and 4 (b), respectively. In the fifth embodiment of FIG. 4A, the N-channel type νMOS 401 storing the weight value data is stored.
Is a circuit sandwiched between the NMOS 402 and the PMOS 403. The gates of these two ordinary MOS transistors are controlled by the same control signal φ c . φ c = 0 is the reset mode and the output terminal 40
4 is normally grounded by the NMOS 402, and V out = 0.
【0126】ここで本発明の実施例で重要なことは、P
MOS403がOFFしていることであり、リセットモ
ードで直流電流が流れることがなく消費電力低減に非常
に有利となっている。Here, what is important in the embodiment of the present invention is P
Since the MOS 403 is off, a direct current does not flow in the reset mode, which is very advantageous for reducing power consumption.
【0127】図3(a)、(b)の回路では、νMOS
301あるいは305がフローティングゲートにそれぞ
れ正もしくは負の電荷が注入され、テプレションモード
となっている場合にはリセットモードで貫通電流が流れ
消費電力が増大してしまう。従って、第3、第4の実施
例では、それぞれ正もしくは負の電荷を保持することは
好ましくなかった。さらに図1(a)の回路では、QF
>0のとき、図1(f)で述べたVa =0でのオフセッ
トが生じる問題があった。これらすべてがこの第5の実
施例では解決されているのである。In the circuits of FIGS. 3A and 3B, the νMOS
When positive or negative charges are injected into the floating gate of 301 or 305, respectively, and when in the tepletion mode, a through current flows in the reset mode and power consumption increases. Therefore, in the third and fourth embodiments, it was not preferable to hold positive or negative charges, respectively. Further in the circuit of FIG. 1 (a), Q F
When> 0, there was a problem that the offset at V a = 0 described in FIG. All of these have been resolved in this fifth embodiment.
【0128】QF を正で大きな値とし、w=1としても
オフセットが生じないし、またリセットモードで貫通電
流が流れることは、いかなる場合にも発生しないという
大きな特徴をもっている。There is a great feature that offset does not occur even when Q F is set to a positive and large value and w = 1, and that a through current does not flow in the reset mode in any case.
【0129】φc はリセットモードではVDD、シナプス
として働かせるときは0Vとなる信号を用いればよい。
またφc は、独立の信号ではなく、前段のニューロンの
出力を反転させた信号線につないでおいてもよい。ニュ
ーロンがクロックと同期してクロックがHIGHのとき
のみ0又は1の出力を出し、それ以外のときには0を出
力しているのであればこの方式が簡単である。こうした
場合、Va は必ずしもニューロンの出力線103に接続
する必要はなく、一定の電位を与えておいてもよい。た
とえば常にVDDに固定しておいてもよい。For φ c , a signal which becomes V DD in the reset mode and 0 V when it is used as a synapse may be used.
Further, φ c is not an independent signal, and may be connected to a signal line obtained by inverting the output of the preceding neuron. This method is simple if the neuron outputs 0 or 1 only when the clock is HIGH in synchronization with the clock, and outputs 0 otherwise. In such a case, V a does not necessarily have to be connected to the output line 103 of the neuron, and a constant potential may be applied. For example, it may be fixed to V DD at all times.
【0130】図4(b)に示した第6の実施例は、第5
の実施例のNチャネルνMOS401の代わりにPチャ
ネルνMOS405を用いたものである。いずれの構成
を用いてもよいことは言うまでもない。The sixth embodiment shown in FIG. 4B is the fifth embodiment.
The P-channel νMOS 405 is used instead of the N-channel νMOS 401 of the embodiment. It goes without saying that either configuration may be used.
【0131】上記第5、第6の実施例はそれぞれP−w
ell、N−wellに用いた場合には、νMOS40
1、405の形成されているウェルの電位をVout 端子
404、406と接続することができ、これらのトラン
ジスタのバックバイアス効果による閾値の変動をなくす
ことができるため、シナプスの重みをさらに正確に決定
できる。In the fifth and sixth embodiments, Pw is used.
ell, N-well, νMOS40
The potential of the well in which Nos. 1 and 405 are formed can be connected to the V out terminals 404 and 406, and the fluctuation of the threshold due to the back bias effect of these transistors can be eliminated, so that the synaptic weight can be more accurately determined. I can decide.
【0132】(第7の実施例)図5は本発明の第7の実
施例を示す半導体装置の断面を表す図面であり、例えば
図4(a)の回路をN−wellプロセスで実現させた
ときに、NチャネルνMOS401のバックバイアス効
果を有効に防止する方法を示している。(Seventh Embodiment) FIG. 5 is a diagram showing a cross section of a semiconductor device according to a seventh embodiment of the present invention. For example, the circuit of FIG. 4A is realized by an N-well process. At the same time, a method for effectively preventing the back bias effect of the N-channel νMOS 401 is shown.
【0133】P型のシリコン基板501は通常0Vにア
ースされているためNチャネルνMOS502(図4
(a)の401)の基板503は、Vout 端子504と
接続できないが、本実施例では、503と501の間に
N型のバッファー層505をはさむことにより解決して
いる。Since the P-type silicon substrate 501 is normally grounded to 0V, the N-channel νMOS 502 (see FIG.
The substrate 503 of (a) 401) cannot be connected to the V out terminal 504, but in this embodiment, it is solved by sandwiching the N-type buffer layer 505 between 503 and 501.
【0134】505は503と同変位に接続されている
為、両者の間に電流は流れない。また505と501は
常に逆バイアス状態となっているため電流は流れないの
である。Since 505 is connected to the same displacement as 503, no current flows between them. Further, since 505 and 501 are always in the reverse bias state, no current flows.
【0135】本実施例は、NチャネルνMOSの場合に
ついて述べたが、例えば図4(b)のPチャネルνMO
S405にも同様の構成が用いられることは言うまでも
ない。この場合は、VDDにバイアスされたN型基板中の
N型のウェルをP型のバッファー層が囲む形となる。In this embodiment, the case of the N channel νMOS has been described. For example, the P channel νMO of FIG. 4B is used.
It goes without saying that the same configuration is used for S405. In this case, the P-type buffer layer surrounds the N-type well in the N-type substrate biased to V DD .
【0136】本発明の第1の実施例、図1(a)の回路
では、例えばPウェル方式で実現するには、Nチャネル
νMOS105にこのような二重ウェル方式を採用し、
NチャネルνMOS105、PチャネルνMOS106
共にそのウェルの電位をVou t に接続することができ
る。In the first embodiment of the present invention, the circuit of FIG. 1A, for example, in order to realize the P-well system, such a double-well system is adopted for the N-channel νMOS 105,
N channel νMOS 105, P channel νMOS 106
Both can be connected to the potential of the well V ou t.
【0137】Nウェル方式の場合はPMOSに二重ウェ
ルを採用することになる。 NMOS、PMOSがそれ
ぞれ互いに分離された絶縁基板上のシリコンアイランド
内に形成されるSOIデバイスでは、このようなウェル
構造が不要であることは言うまでもない。In the case of the N-well method, a double well is adopted for the PMOS. It is needless to say that such a well structure is not necessary in the SOI device in which the NMOS and the PMOS are formed in the silicon island on the insulating substrate which is separated from each other.
【0138】さらに基板を必ずしもVout と接続する必
要はない。基板バイアス効果が入った状態でも正確に動
作させることは可能であり、何ら問題の生じることはな
い。Furthermore, it is not necessary to connect the substrate to V out . It is possible to operate accurately even in the state where the substrate bias effect is included, and there is no problem.
【0139】(第8の実施例)図6(a)は本発明の第
8の実施例を示す回路の構成図面である。(Eighth Embodiment) FIG. 6A is a structural drawing of a circuit showing an eighth embodiment of the present invention.
【0140】νI 1 、νI 2 、…、νI n は第1層のn個
のニューロン群を表しており各々は図1( a) の101
と同様の回路を有している。νII 1 、νII 2 、…、νII
n 、及びνIII 1 、νIII 2 、…、νIII m はそれぞれ第
2層のn個のニューロン群、第3層のm個のニューロン
群をあらわしている。各ニューロンはすべて101と同
様の構造を有している。OI 1 、OI 2 、…、OI n は第
1層のニューロンからの出力線であり、図1(a)の1
03の信号線に対応している。Ν I 1 , ν I 2 , ..., ν I n represent a group of n neurons in the first layer, each of which is 101 in FIG. 1 (a).
It has the same circuit as. ν II 1 , ν II 2 , ..., ν II
n , ν III 1 , ν III 2 , ..., ν III m represent n neuron groups in the second layer and m neuron groups in the third layer, respectively. Each neuron has the same structure as 101. O I 1, O I 2, ..., O I n is the output line from the neurons of the first layer, 1 in FIGS. 1 (a)
This corresponds to signal line 03.
【0141】またIII 1 、III 2 、…、III n は第2層
のニューロン群への入力線であり、図1(a)の102
a〜102dのフローティングゲートに相当している。
OII 1 、OII 2 、OII 3 、…、OII n は第2層のニュー
ロン群の出力線であり、601a、601b等の配線を
介して第3層のニューロン群の入力線と結合している。
また602a、602b、等の配線により、第1層ニュ
ーロン群の出力線と平行の配線603a、603b等に
接続されており、フィードバックループを形成してい
る。Further, I II 1 , I II 2 , ..., I II n are input lines to the second-layer neuron group, and are denoted by 102 in FIG.
It corresponds to the floating gates of a to 102d.
O II 1 , O II 2 , O II 3 , ..., O II n are output lines of the neuron group of the second layer, and are connected to input lines of the neuron group of the third layer via wires such as 601a and 601b. is doing.
The wirings 602a, 602b, etc. are connected to the wirings 603a, 603b, etc. parallel to the output lines of the first layer neuron group, and form a feedback loop.
【0142】604a、604b等はシナプス結合回路
であり、例えば図1(a)の104に対応している。Reference numerals 604a and 604b are synapse coupling circuits, which correspond to, for example, 104 in FIG. 1A.
【0143】本実施例では、3層のニューロン群からな
る神経回路網のレイアウトを示したものであるが、本発
明によると、2次元的に規則正しく配列することにより
神経回路を構成することができ、LSI化にとって極め
て有利であることが分る。In this embodiment, the layout of a neural network consisting of three layers of neurons is shown. According to the present invention, however, a neural circuit can be constructed by arranging regularly in two dimensions. , It is extremely advantageous for LSI implementation.
【0144】図6(b)は、同図(a)を簡略化して示
したものである。605のνI(n)は第1層のニュー
ロン群を表しておりnはn個のニューロンからなること
を意味している。606のS(2n,n)は2n個の出
力(第1層のn個の出力と第2層のn個の出力がフィー
ドバックされたもの)とn個の第2層への入力とを結び
つけるマトリクス状に配置されたシナプス群を表してお
り、シナプスマトリクスと呼ぶ。607の矢印は信号の
流れを表している。608の矢印はn個の出力がフィー
ドバックされていることを表している。このような標記
法を用いれば、もっと複雑な神経回路網をも簡単に表現
することができる。FIG. 6 (b) is a simplified illustration of FIG. 6 (a). Ν I (n) of 605 represents the neuron group of the first layer, and n means that it consists of n neurons. S (2n, n) of 606 connects 2n outputs (n outputs of the first layer and n outputs of the second layer are fed back) and n inputs to the second layer. It represents a group of synapses arranged in a matrix and is called a synapse matrix. The arrow 607 represents the flow of signals. The arrow 608 indicates that n outputs are fed back. By using such a notation method, a more complicated neural network can be easily expressed.
【0145】(第9の実施例)図7(a)は、図6
(b)の標記法を用いて表現した4層の神経回路網であ
り、本発明の第9の実施例である。ここでI(n)は入
力バッファー層であり、同図(b)に示したようにn個
の増幅器からなっており、「0」または「1」の2進信
号の入力I1 、I2 、…、In をそれぞれ0V及びVDD
のレベルとして出力する回路である。図7(a)より明
らかなように、フィードバックを有する4層の神経回路
網が規則正しい2次元的な配列によって実現されてい
る。人間の脳は6層のニューロン群から構成されている
といわれているが、同様の配列を平面的にくり返すこと
により、何層のニューロンを含む神経回路網でも容易に
構成できる。すなわち本発明の半導体装置は、ニューロ
ンコンピュータ実現に非常に有利な特徴を有している。(Ninth Embodiment) FIG. 7A is a schematic diagram of FIG.
It is a four-layer neural network expressed using the notation method of (b), which is a ninth embodiment of the present invention. Here, I (n) is an input buffer layer, which is composed of n amplifiers as shown in FIG. 7B, and inputs I 1 and I 2 of binary signals of “0” or “1”. , ..., I n are 0 V and V DD , respectively.
It is a circuit that outputs as the level of. As is clear from FIG. 7A, a four-layer neural network having feedback is realized by a regular two-dimensional array. The human brain is said to be composed of 6 layers of neurons, but by repeating the same arrangement in a plane, it is possible to easily construct a neural network including multiple layers of neurons. That is, the semiconductor device of the present invention has a very advantageous feature for realizing a neuron computer.
【0146】(第10の実施例)次に本発明の第10及
び第11の実施例をそれぞれ図8(a)、(b)に示
す。(Tenth Embodiment) Next, tenth and eleventh embodiments of the present invention are shown in FIGS. 8 (a) and 8 (b), respectively.
【0147】図8(a)において801は図1(a)1
01で表されるニューロン回路である。802はそのフ
ローティングゲートであり、803a、803b、80
3cは、例えば図1(a)の104のようなシナプス回
路の出力線である。In FIG. 8 (a), reference numeral 801 denotes that in FIG.
This is a neuron circuit represented by 01. The floating gate 802 includes 803a, 803b, 80
Reference numeral 3c is an output line of a synapse circuit such as 104 in FIG. 1 (a).
【0148】本実施例では、フローティングゲート80
2がスイッチングトランジスタ803を介して接地され
ている。これは安定したニューロン動作を実現するため
であり、例えばホットエレクトロン注入等によりフロー
ティングゲート内に注入された電荷を、φm の信号でト
ランジスタ803を導通させ、イニシャライズする機能
を装備したものである。回路の信頼性を向上させる上で
有効な方法である。In this embodiment, the floating gate 80
2 is grounded via the switching transistor 803. This is to realize a stable neuron operation, and is equipped with a function of making the transistor 803 conductive by a signal of φ m , for injecting charges injected into the floating gate by, for example, hot electron injection. This is an effective method for improving the reliability of the circuit.
【0149】(第11の実施例)さらに図8(b)の第
11の実施例は、トランジスタ803を介して信号電圧
Vm に接続されている。Vm の値を適宜設定することに
より、所定の電荷QF をフローティングゲート802に
与え、ニューロンの発火する閾値を任意の値に設定する
ことができる。ニューロンの機能変更を自在に行うこと
ができ、さらに高度なニューラルネットワークの構成が
可能である。(Eleventh Embodiment) Further, in the eleventh embodiment of FIG. 8B, the signal voltage V m is connected via the transistor 803. By appropriately setting the value of V m , a predetermined charge Q F can be given to the floating gate 802, and the threshold value at which the neuron fires can be set to an arbitrary value. The function of the neuron can be freely changed, and a more sophisticated neural network can be constructed.
【0150】シナプス結合の大きさを決める要因とし
て、例えば図1(a)のコンデンサCa の大きさも重要
である。Ca は大きい程ノイズマージンが大きくなる
が、その為には電極108の面積を大きくしなければな
らない。面積を増やすことなく大きな容量を実現するた
めには、Ta2O5 、Al2 O3 等の高誘電体材料を電
極108とフローティングゲート107の間の絶縁膜と
して用いればよい。As a factor that determines the size of the synaptic connection, for example, the size of the capacitor C a in FIG. 1A is also important. The larger C a, the larger the noise margin, but for that purpose, the area of the electrode 108 must be increased. In order to realize a large capacitance without increasing the area, a high dielectric material such as Ta 2 O 5 or Al 2 O 3 may be used as the insulating film between the electrode 108 and the floating gate 107.
【0151】また、ニューロン回路101においても入
力ゲートとフローティングゲート間の絶縁膜はやはり高
誘電体材料を用いるのがよい。これによりシナプス出力
とニューロン入力との結合部の面積を小さくすることが
できる。フローティングゲートの電位変化は通常入力ゲ
ートの容量CIとフローティングゲートと基板間の結合
容量COの比CI/COで決まる。従ってCIは大きく、C
Oは小さくすることが望ましい。Also in the neuron circuit 101, the insulating film between the input gate and the floating gate is preferably made of a high dielectric material. As a result, the area of the connection between the synapse output and the neuron input can be reduced. The change in the potential of the floating gate is usually determined by the ratio C I / C O of the capacitance C I of the input gate and the coupling capacitance C O between the floating gate and the substrate. Therefore C I is large and C
It is desirable to make O small.
【0152】即ちコントロールゲートとフローティング
ゲート間には高誘電体絶縁膜を用い、フローティングゲ
ートと基板間には例えば従来のSiO2 のように比較的
誘電率の小さな材料を用いるのがよい。That is, a high dielectric insulating film is preferably used between the control gate and the floating gate, and a material having a relatively low dielectric constant such as conventional SiO 2 is preferably used between the floating gate and the substrate.
【0153】[0153]
【発明の効果】本発明によれば、、少数の素子によって
シナプス結合が構成でき、しかも電力消費が非常に少な
いため、神経回路網の高集積化、低電力化が可能とな
る。さらに高精度のシナプス加重値の変更が可能とな
り、これによって初めて実用的なレベルのニューロンコ
ンピュータチップを実現することができるのである。According to the present invention, since the synapse coupling can be constituted by a small number of elements and the power consumption is very low, the neural network can be highly integrated and the power consumption can be reduced. Further, it becomes possible to change the synapse weight value with high accuracy, and thus a neuron computer chip of a practical level can be realized for the first time.
【図1(a)】第1の実施例を示す回路図。FIG. 1A is a circuit diagram showing a first embodiment.
【図1(b)】フローティングゲート107を入力端子
Vinとして独立させた回路図。FIG. 1B is a circuit diagram in which a floating gate 107 is independently used as an input terminal V in .
【図1(c)】IN ,IPとVGSの関係を示すグラフ。FIG. 1 (c) is a graph showing the relationship between I N , I P and V GS .
【図1(d)】IN,IPの特性を示すグラフ。FIG. 1D is a graph showing characteristics of I N and I P.
【図1(e)】フローティングゲート107の電位φ
F の値を求めるための回路図。FIG. 1 (e): Potential φ of floating gate 107
Circuit diagram for obtaining the value of F.
【図1(f)】Va とVoutの関係を示すグラフ。FIG. 1 (f) is a graph showing the relationship between V a and V out .
【図1(g)】Vb 端子に印加するパルス図。FIG. 1 (g) is a pulse diagram applied to the V b terminal.
【図1(h)】フローティングゲート112に注入され
る電子数の時間変化の様子を模式的に示したグラフ。FIG. 1H is a graph schematically showing how the number of electrons injected into the floating gate 112 changes with time.
【図1(i)】重み変化を実験的に確かめるために試作
したテストデバイスの構造を模式的に示した図。FIG. 1 (i) is a diagram schematically showing the structure of a test device prototyped to confirm the weight change experimentally.
【図1(j)】図1(i)のデバイスを用いた実験の実
験結果を示すグラフ。FIG. 1 (j) is a graph showing experimental results of an experiment using the device of FIG. 1 (i).
【図2】第2の実施例を示し、フローティングゲート部
の構造を模式的に示した図。FIG. 2 is a diagram schematically showing a structure of a floating gate portion according to a second embodiment.
【図3】図3(a)は第3の実施例を示す回路図、図3
(b)は、 第4の実施例を示す回路図。FIG. 3 (a) is a circuit diagram showing a third embodiment, FIG.
FIG. 6B is a circuit diagram showing a fourth embodiment.
【図4】図4(a)は第5の実施例を示す回路図、図4
(b)は第6の実施例を示す回路図。FIG. 4 (a) is a circuit diagram showing a fifth embodiment, FIG.
FIG. 9B is a circuit diagram showing a sixth embodiment.
【図5】第7の実施例を示す半導体装置の断面概念図。FIG. 5 is a sectional conceptual view of a semiconductor device showing a seventh embodiment.
【図6(a)】第8の実施例を示す回路の構成図。FIG. 6A is a configuration diagram of a circuit showing an eighth embodiment.
【図6(b)】図6(a)を簡略化して示した図。FIG. 6 (b) is a simplified view of FIG. 6 (a).
【図7】第9の実施例に係り、図7(a)は図6(b)
の標記法を用いて表現した4層の神経回路網を示し、図
7(b)はn個の増幅器からなる入力バッファー層I
(n)を示す。FIG. 7 relates to a ninth embodiment, and FIG. 7 (a) is shown in FIG. 6 (b).
Fig. 7 (b) shows a four-layer neural network expressed by using the above notation method, and Fig. 7 (b) shows an input buffer layer I composed of n amplifiers.
(N) is shown.
【図8】図8(a)は第10の実施例を示し、図8
(b)は第11の実施例を示す。8A shows a tenth embodiment, and FIG.
(B) shows an eleventh embodiment.
【図9】脳の基本単位の構成をモデル化した図。FIG. 9 is a diagram modeling a configuration of a basic unit of the brain.
【図10】図10(a)は1つの神経細胞、すなわち1
個のニューロンの機能を説明する概念図、図10(b)
は ZとVoutの関係を表したグラフ。FIG. 10 (a) shows one nerve cell, namely 1
Conceptual diagram for explaining the function of each neuron, FIG.
Is a graph showing the relationship between Z and V out .
【図11(a)】νMOS構造の一例を示す簡略化した
概念図。FIG. 11A is a simplified conceptual diagram showing an example of a νMOS structure.
【図11(b)】図11(a)の構造をさらに簡略化し
た図。11 (b) is a diagram further simplifying the structure of FIG. 11 (a).
【図11(c)】図11(a)のニューロン素子を用い
たインバ−タ−回路図。11 (c) is an inverter circuit diagram using the neuron element of FIG. 11 (a).
【図11(d)】図11(c)の回路におけるVout,
VinをZの関数として示したグラフ。FIG. 11 (d) shows V out in the circuit of FIG. 11 (c),
Graph showing V in as a function of Z.
【図12(a)】CMOSニューロンゲートの断面構造
を模式的に表した図。FIG. 12A is a diagram schematically showing a cross-sectional structure of a CMOS neuron gate.
【図12(b)】1個のニューロン回路を構成示す回路
図。FIG. 12B is a circuit diagram showing the configuration of one neuron circuit.
【図13】従来技術によるνMOSトランジスタを用い
たシナプス結合も含むニューロン回路の基本構成の一例
を示す回路図。FIG. 13 is a circuit diagram showing an example of a basic configuration of a neuron circuit including a synapse coupling using a νMOS transistor according to a conventional technique.
【図14】図14(a)は可変抵抗の実現方法の一例を
示し回路図、図14(b)は VGGの値を制御する一例
を示す回路図。14A is a circuit diagram showing an example of a method of realizing a variable resistance, and FIG. 14B is a circuit diagram showing an example of controlling the value of V GG .
【図15】図15(a)はトンネル接合を有するE2P
ROMセルの閾電圧(VTH) を、データ書き込み用の
パルスの数の関数として示したグラフデアリ、図15
(b)は正のプログラム電圧をステップ関数的に印加し
たときの、フローティングゲートに注入される電子の数
(n)の時間変化の様子を示したグラフ。FIG. 15 (a) is an E 2 P having a tunnel junction.
FIG. 15 is a graph showing the threshold voltage (V TH ) of a ROM cell as a function of the number of pulses for writing data.
(B) is a graph showing how the number (n) of electrons injected into the floating gate changes with time when a positive program voltage is applied stepwise.
101 ニューロン回路、 102a〜102d 、ニューロン回路の入力端子、 103 出力線(ニューロンの出力信号を伝える配
線)、 104 シナプスの働きをする回路(シナプス回路)、 105 NチャネルのνMOS、 106 PチャネルのνMOS、 107 フローティングゲート、 108 入力ゲート、 109 入力ゲート(制御ゲート、端子)、 110 シナプスの重み変更用の信号線、 111 抵抗(接続部)、 112 フローティングゲート、 113 絶縁膜、 114 荷注入用の電極、 201,202 フローティングゲート、 203 P型のポリシリコン、 204 ゲート絶縁膜、 205 電極、 301 トランジスタ、 302 PMOS、 304 出力端子、 305 PMOS、 401 チャネル型のνMOS、 402 NMOS、 403 PMOS、 404 出力端子、 405 νMOS、 406 Vout 端子、 501 P型のシリコン基板、 502 NチャネルνMOS、 503 基板、 504 Vout 端子、 505 バッファー層、 601a,601b 配線、 602a,602b 配線、 603a,603b 配線、 604a,604b シナプス結合回路、 605 第1層のニューロン群、 801 ニューロン回路、 802 フローティングゲート、 803a,803b,803c シナプス回路の出力
線、 802 フローティングゲート、 803 トランジスタ、 901a,901b,901c ニューロン、 902a,902b,902c 神経繊維、 903a,903b,903c シナプス結合、 1101 シリコン基板、 1102,1103 ソース及びドレイン、 1104 ゲート絶縁膜、 1106 フローティングゲート、 1107 絶縁膜、 1108 入力ゲート、 1110,1111 インバータを構成するための抵
抗、 1112 NMOSトランジスタ、 1201 シリコン基板、 1202 ウェル、 1203a ソース、 1203b ドレイン、 1204a ソース、 1204b ドレイン、 1205 フローティングゲート、 1206a〜d 入力ゲートの電極、 1207,1208 絶縁膜、 1209 フィールド酸化膜、 1210 CMOSニューロンゲート、 1211 CMOSのインバータ、 1212 NMOSトランジスタ 1213 PMOSのトランジスタ、 1214 ニューロン回路の出力端子、 1301 ニューロン回路、 1302 他のニューロンの出力信号を伝える配線、 1303 シナプス結合回路、 1304 NMOSトランジスタ、 1305 ゲート電極、 1306 ソース、 1307 結線、 1401 MOSトランジスタ、 1402 バイナリーカウンタ、 1403 D/Aコンバータ。101 neuron circuit, 102a to 102d, input terminal of neuron circuit, 103 output line (wiring for transmitting output signal of neuron), 104 circuit that operates as synapse (synapse circuit), 105 N-channel νMOS, 106 P-channel νMOS , 107 floating gate, 108 input gate, 109 input gate (control gate, terminal), 110 signal line for changing synapse weight, 111 resistor (connection part), 112 floating gate, 113 insulating film, 114 charge injection electrode , 201, 202 floating gate, 203 P-type polysilicon, 204 gate insulating film, 205 electrode, 301 transistor, 302 PMOS, 304 output terminal, 305 PMOS, 401 channel type νMOS, 402 NMOS, 4 3 PMOS, 404 output terminal, 405 vMOS, 406 V out terminal, 501 P-type silicon substrate, 502 N-channel vMOS, 503 substrate, 504 V out terminal, 505 a buffer layer, 601a, 601b wiring, 602a, 602b wiring, 603a , 603b wiring, 604a, 604b synapse coupling circuit, 605 first layer neuron group, 801 neuron circuit, 802 floating gate, 803a, 803b, 803c output line of synapse circuit, 802 floating gate, 803 transistor, 901a, 901b, 901c Neuron, 902a, 902b, 902c nerve fiber, 903a, 903b, 903c synapse coupling, 1101 silicon substrate, 1102, 1103 source and drain, 1104 Gate insulating film, 1106 floating gate, 1107 insulating film, 1108 input gate, 1110, 1111 resistors for forming an inverter, 1112 NMOS transistor, 1201 silicon substrate, 1202 well, 1203a source, 1203b drain, 1204a source, 1204b drain , 1205 floating gate, 1206a to d input gate electrodes, 1207, 1208 insulating film, 1209 field oxide film, 1210 CMOS neuron gate, 1211 CMOS inverter, 1212 NMOS transistor 1213 PMOS transistor, 1214 neuron circuit output terminal, 1301 Neuron circuit, 1302 wiring for transmitting output signals of other neurons, 1303 synapse coupling Road, 1304 NMOS transistor, 1305 a gate electrode, 1306 a source, 1307 connection, 1401 MOS transistors, 1402 binary counter, 1403 D / A converter.
フロントページの続き (72)発明者 大見 忠弘 宮城県仙台市青葉区米ケ袋2−1−17− 301 (72)発明者 藤田 修 東京都千代田区内幸町1丁目1番6号日本 電信電話株式会社内 (72)発明者 森江 隆 東京都千代田区内幸町1丁目1番6号日本 電信電話株式会社内 (72)発明者 雨宮 好仁 東京都千代田区内幸町1丁目1番6号日本 電信電話株式会社内(72) Inventor Tadahiro Omi 2-1-17-301 Yonegabukuro, Aoba-ku, Sendai-shi, Miyagi (72) Inventor Osamu Fujita 1-1-6 Uchisaiwaicho, Chiyoda-ku, Tokyo Inside Nippon Telegraph and Telephone Corporation (72) Inventor Takashi Morie 1-6, Uchisaiwaicho, Chiyoda-ku, Tokyo, Nippon Telegraph and Telephone Corporation (72) Yoshihito Amamiya 1-1-6, Uchisaiwaicho, Chiyoda-ku, Tokyo Nippon Telegraph and Telephone Corporation
Claims (15)
有し、この領域内に設けられた反対導電型の第1のソー
ス及び第1のドレイン領域を有し、前記第1のソース、
及び第1のドレイン領域を隔てる領域に第1の絶縁膜を
介して設けられた電位的にフローティング状態にある第
1のフローティングゲート電極を有し、前記第1のフロ
ーティングゲート電極と第2の絶縁膜を介して容量結合
する複数の第1の入力ゲート電極を有し、前記第1の入
力ゲート電極の1つにソース電極が接続された第1のM
OS型トランジスタを有し、前記第1のMOS型トラン
ジスタには電位的にフローティング状態にある第2のフ
ローティングゲート電極が設けられ、前記第2のフロー
ティングゲート電極の延在部に接続部を介して電気的に
接続された第3のフローティングゲート電極を有し、前
記第3のフローティングゲート電極部に電荷を出し入れ
するトンネル接合部を有するMOS型半導体装置におい
て、少なくとも前記接続部の抵抗が前記トンネル接合の
動作抵抗値よりも大きな値を有するよう構成されたこと
を特徴とする半導体装置。1. A first semiconductor region of one conductivity type is formed on a substrate, and a first source region and a first drain region of opposite conductivity type are provided in the region, and the first semiconductor region is formed. Source,
And a first floating gate electrode in a potential floating state which is provided via a first insulating film in a region separating the first drain region, and the first floating gate electrode and a second insulating film. A first M having a plurality of first input gate electrodes capacitively coupled through a film, and a source electrode being connected to one of the first input gate electrodes.
A second floating gate electrode having an OS type transistor, which is in a potential floating state, is provided in the first MOS type transistor, and an extending portion of the second floating gate electrode is connected via a connecting portion. In a MOS semiconductor device having a third floating gate electrode electrically connected, and having a tunnel junction portion for charging / discharging electric charges to / from the third floating gate electrode portion, at least the resistance of the connection portion is the tunnel junction. A semiconductor device having a value larger than the operating resistance value of the semiconductor device.
前記第3のフローティングゲート電極とは異った抵抗率
をもった材料で構成されていることを特徴とする請求項
1に記載の半導体装置。2. The connection part is made of a material having a resistivity different from that of the second and / or the third floating gate electrodes. Semiconductor device.
ティングゲート電極が略々等しい抵抗率をもった材料で
構成されていることを特徴とする請求項1に記載の半導
体装置。3. The semiconductor device according to claim 1, wherein the connection portion and the second and third floating gate electrodes are made of materials having substantially the same resistivity.
られたゲート電極を有し、前記ゲート電極に加えられる
電圧により、前記接続部の抵抗値が変化するよう構成さ
れたことを特徴とする請求項1乃至請求項3のいずれか
1項に記載の半導体装置。4. The connection part has a gate electrode provided via a third insulating film, and a resistance value of the connection part is changed by a voltage applied to the gate electrode. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.
記第2のフローティングゲート電極と第4の絶縁膜を介
して容量結合する少なくとも一個の第2の入力ゲートを
有し、前記第2の入力ゲートに高レベル又は低レベルの
2つの電位レベルの信号を伝達する第1の配線が接続さ
れていることを特徴とする請求項1乃至請求項4のいず
れか1項に記載の半導体装置。5. The first MOS transistor has at least one second input gate that is capacitively coupled to the second floating gate electrode via a fourth insulating film, and the second input is provided. 5. The semiconductor device according to claim 1, wherein the gate is connected to a first wiring for transmitting a signal of two potential levels of high level or low level.
ャネル型であり、そのソース電極がPチャネル型の第2
のMOS型トランジスタを介して、低レベルの電圧を供
給する電源ラインに接続されていることを特徴とする請
求項1乃至請求項4のいずれか1項に記載の半導体装
置。6. The second MOS type transistor, wherein the first MOS type transistor is an N channel type and the source electrode thereof is a P channel type.
5. The semiconductor device according to claim 1, wherein the semiconductor device is connected to a power supply line that supplies a low-level voltage via the MOS transistor.
ャネル型であり、そのソース電極がNチャネル型の第3
のMOS型トランジスタを介して、高レベルの電圧を供
給する電源ラインに接続されていることを特徴とする請
求項1乃至請求項6のいずれか1項に記載の半導体装
置。7. The third MOS type transistor, wherein the first MOS type transistor is a P channel type and the source electrode thereof is an N channel type.
7. The semiconductor device according to claim 1, wherein the semiconductor device is connected to a power supply line that supplies a high level voltage through the MOS type transistor.
のフローティングゲート電極を有し、前記第2及び第4
のフローティングゲート電極が電気的に接続されている
ことを特徴とする請求項6に記載の半導体装置。8. The fourth MOS transistor is the fourth MOS transistor.
The second and fourth floating gate electrodes
7. The semiconductor device according to claim 6, wherein the floating gate electrodes are electrically connected.
ス及びドレインのいずれか一方の電極がNチャネル型の
第4のMOS型トランジスタを介して低レベルの電圧を
供給する電源ラインに接続され、もう一方の電極がPチ
ャネル型の第5のMOS型トランジスタを介して高レベ
ルの電圧を供給する電源ラインに接続されていることを
特徴とする請求項1乃至請求項5のいずれか1項に記載
の半導体装置。9. One of a source electrode and a drain electrode of the first MOS transistor is connected to a power supply line for supplying a low level voltage via an N-channel fourth MOS transistor, and 6. One of the electrodes according to claim 1, wherein one electrode is connected to a power supply line for supplying a high level voltage via a P-channel type fifth MOS transistor. Semiconductor device.
スタのゲート電極が互に電気的に接続されていることを
特徴とする請求項9に記載の半導体装置。10. The semiconductor device according to claim 9, wherein the gate electrodes of the fourth and fifth MOS transistors are electrically connected to each other.
ース及び基体が互に電気的に接続されていることを特徴
とする請求項1乃至請求項10のいずれか1項に記載の
半導体装置。11. The semiconductor device according to claim 1, wherein the source and the base of the first MOS transistor are electrically connected to each other.
スタの半導体基体がそれぞれのソース電極と電気的に接
続されていることを特徴とする請求項6乃至請求項8の
いずれか1項に記載の半導体装置。12. The semiconductor substrate of each of the first and second MOS transistors is electrically connected to each source electrode thereof, according to claim 6. Semiconductor device.
置され、それと直交する方向に前記第1のフローティン
グゲート電極が互に平行に複数本配置されたことを特徴
とする請求項1乃至請求項12のいずれか1項に記載の
半導体装置。13. The plurality of first wirings are arranged in parallel to each other, and the plurality of first floating gate electrodes are arranged in parallel to each other in a direction orthogonal to the first wirings. The semiconductor device according to claim 12.
が少なくとも1つのMOS型トランジスタのソースもし
くはドレインに接続されていることを特徴とする請求項
1乃至請求項13のいずれか1項に記載の半導体装置。14. The semiconductor device according to claim 1, wherein the first floating gate electrode is connected to a source or a drain of at least one MOS type transistor. ..
1の絶縁膜の誘電率よりも大きな誘電率を有する絶縁材
料で形成されていることを特徴とする請求項1乃至請求
項14のいずれか1項に記載の半導体装置。15. The first and second insulating films are formed of an insulating material having a dielectric constant higher than that of the first insulating film. 15. The semiconductor device according to any one of 14.
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