JPH05326467A - Semiconductor substrate and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】ＭＯＳ型メモリなど半導体装置に
用いる半導体基板及びその製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor substrate used for a semiconductor device such as a MOS type memory and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】ＩＣ、ＬＳＩなどの半導体装置は、シリ
コンやその他の半導体基板に半導体素子を形成してなる
ものであるが、半導体素子が形成される活性領域は、通
常、半導体基板の厚さの数％程度の表面層に設けられ
る。したがって、半導体基板表面層の品質は、極めて重
要であり、とくに、ＤＲＡＭなどのメモリでは、ポ−ズ
タイム不良など特性に大きな影響を与える。2. Description of the Related Art A semiconductor device such as an IC or LSI is formed by forming a semiconductor element on a silicon or other semiconductor substrate. However, the active region where the semiconductor element is formed is usually the thickness of the semiconductor substrate. Is provided on the surface layer of about several%. Therefore, the quality of the surface layer of the semiconductor substrate is extremely important, and particularly in a memory such as a DRAM, it has a great influence on the characteristics such as a poor pose time.
【０００３】例えば、シリコン半導体装置の場合、シリ
コン単結晶のインゴットを薄くスライスして得たウェー
ハをチップ状にカットした複数の半導体基板のそれぞれ
に形成される。単結晶のインゴットを形成する方法は、
ＣＺ法、ＦＺ法、ＭＣＺ法など幾つかあるが、一般的に
使用されているのは、チョクラルスキ−法（ＣＺ法）で
ある。この方法によって、引上げたシリコン単結晶のイ
ンゴットを外形加工を行った後薄くスライスしてシリコ
ンウェーハ（以下、ＣＺウェーハという）を形成する。
スライス加工を行うと、機械加工による破砕層が、ＣＺ
ウェーハの表面に形成される。この破砕層を除去するた
めに化学的エッチング、ドライエッチングまたは気相エ
ッチングなどを行う。半導体装置は、良質な結晶を用い
て始めてその特性を発揮できるので、表面の機械的加工
による破砕層を取除いてよい結晶を表面に露出させる。
化学的エッチングを用いる場合は、弗酸、硝酸、カセイ
ソ−ダ水溶液などの薬品で化学反応を介して溶解する。
ドライエッチングを用いる場合は、イオンやプラズマな
どでエッチングする。For example, in the case of a silicon semiconductor device, a wafer obtained by slicing a silicon single crystal ingot thinly is formed on each of a plurality of semiconductor substrates obtained by cutting the wafer into chips. The method of forming a single crystal ingot is
There are several methods such as CZ method, FZ method and MCZ method, but the Czochralski method (CZ method) is generally used. By this method, the pulled silicon single crystal ingot is subjected to outer shape processing and then thinly sliced to form a silicon wafer (hereinafter referred to as a CZ wafer).
When slicing is performed, the crushed layer produced by machining becomes CZ
Formed on the surface of the wafer. In order to remove this crushed layer, chemical etching, dry etching or vapor phase etching is performed. Since a semiconductor device can exhibit its characteristics only by using a good quality crystal, a crystal, which may be removed by a crush layer by mechanical processing of the surface, is exposed on the surface.
When chemical etching is used, it is dissolved by chemical reaction with chemicals such as hydrofluoric acid, nitric acid, and aqueous caseisode.
When dry etching is used, it is etched with ions or plasma.
【０００４】ドライエッチングには、フレオン、四塩化
炭素などと半導体基板との化学反応を主として行う反応
性エッチングやアルゴンＡ＋などを用いるスパッタリン
グエッチングがある。気相エッチングの場合には、塩酸
や塩素などの摂氏数百度以上の高温のガスを導入し、半
導体基板と反応させて破砕層を除去する。ついで、ＣＺ
ウェーハの表面の平坦度を向上させたり、表面欠陥を取
除くために、研磨して鏡面加工を行う。鏡面研磨の出来
上がり具合によって半導体装置の特性が大きく変わるの
で、半導体装置の製造工程において重要な処理である。
シリコンウェーハの鏡面研磨には、研磨剤と研磨クロス
によるメカニカルな研磨要素と、アルカリ液による化学
反応要素との複合によって行われるメカノケミカル研磨
が一般的である。研磨剤として、通常、ＳｉＯ2 を主成
分とするｐＨ９〜１３程度のアルカリ研磨液を用い、研
磨クロスで一定の圧力を加えて研磨する。研磨方法に
は、片面研磨と両面研磨がある。片面研磨の方法は、シ
リコンウェーハを１枚ずつ、或いは、多数枚同時に研磨
ブロックに貼付けて行うが、ブロックに貼付ける際にワ
ックスを用いたものと用いない場合がある。両面研磨
は、片面研磨より平坦度が優れているので、その必要性
が増している。Dry etching includes reactive etching which mainly causes a chemical reaction between Freon, carbon tetrachloride and the like and a semiconductor substrate, and sputtering etching which uses argon A + or the like. In the case of vapor-phase etching, a high-temperature gas such as hydrochloric acid or chlorine at a temperature of several hundred degrees Celsius or higher is introduced and reacted with the semiconductor substrate to remove the crushed layer. Then CZ
In order to improve the flatness of the surface of the wafer and remove surface defects, the wafer is polished and mirror-finished. This is an important process in the manufacturing process of a semiconductor device because the characteristics of the semiconductor device greatly change depending on the completion of mirror polishing.
Mechanochemical polishing, which is performed by combining a mechanical polishing element with an abrasive and a polishing cloth and a chemical reaction element with an alkaline solution, is generally used for mirror polishing of a silicon wafer. As the polishing agent, an alkaline polishing liquid containing SiO 2 as a main component and having a pH of about 9 to 13 is usually used, and polishing is performed by applying a constant pressure with a polishing cloth. Polishing methods include single-sided polishing and double-sided polishing. The single-sided polishing method is performed by sticking silicon wafers one by one or a large number of silicon wafers at the same time to the polishing block, but there is a case where wax is used when sticking to the block and a case where wax is not used. The need for double-sided polishing is increasing because it has better flatness than single-sided polishing.
【０００５】半導体装置の製造において、そのデバイス
プロセス中で発生する熱誘起欠陥やＦｅやＣｕなどの重
金属やアルカリ金属の不純物汚染などをウェーハの活性
領域から取除くためにゲッタリングが行われる。デバイ
スプロセスに投入する前にウェーハに施すゲッタリング
方法は、ウェーハの裏面に予めサンドブラスト法で歪み
を与えておく方法、インチリンシックゲッタ加工を行う
方法、ウェーハ裏面に薄い多結晶シリコンを成長させる
エンハンストゲッタ法などが主として行われている。In the manufacture of semiconductor devices, gettering is performed in order to remove heat-induced defects generated during the device process, impurity contamination of heavy metals such as Fe and Cu, and alkali metals from the active region of the wafer. The gettering method applied to the wafer before putting it into the device process is a method of pre-distorting the back surface of the wafer by a sandblast method, a method of performing inchlin getter processing, and an enhanced method of growing thin polycrystalline silicon on the back surface of the wafer. The getter method is mainly used.
【０００６】以上で、ＣＺウェーハの活性領域にに半導
体素子を形成する前のＣＺウェーハに対する前処理が終
わる。ＣＺウェーハは、鏡面加工によって表面が平坦化
される。この表面の平坦さは、局所平坦度（ＬＴＶ:Loc
al Thickness Variation）で表す。ＬＴＶは、ウェーハ
の任意の１７．５×１７．５ｍｍ2 の大きさの領域内の
最低の高さと最高の高さの差を表わし、高集積化された
ＬＳＩや超ＬＳＩなどの半導体装置が、高精度に半導体
基板に形成されるには、ＬＴＶが約１μｍ／17.5×17.5
ｍｍ2 以下である必要がある。また、ＣＺウェーハは、
インゴットを形成する工程中において、シリコン溶融工
程で石英るつぼから侵入する酸素原子が１０16〜１０18
atoms ／ｃｍ3 程度存在している。この酸素は、通常、
シリコンの結晶格子間に入り込むので、ウェーハの機械
的強度が向上する。したがって、シリコン半導体に入り
込んだ酸素を、結晶欠陥を起こすとしてむしろ取除く場
合もあるが、多少他の特性が劣化しても機械的強度など
を向上させたいときは、積極的に酸素原子を入れて強度
を調節している。With the above, the pretreatment for the CZ wafer before forming the semiconductor device in the active region of the CZ wafer is completed. The surface of the CZ wafer is flattened by mirror finishing. The flatness of this surface is the local flatness (LTV: Loc).
al Thickness Variation). LTV represents the difference between the minimum height and the maximum height within an arbitrary area of a wafer having a size of 17.5 × 17.5 mm 2 , and a semiconductor device such as a highly integrated LSI or VLSI is LTV is about 1 μm / 17.5 × 17.5 to be formed on a semiconductor substrate with high accuracy.
It must be less than or equal to mm 2 . In addition, the CZ wafer is
During the step of forming the ingot, oxygen atoms penetrating from the quartz crucible in the silicon melting step are 10 16 to 10 18
There are about atoms / cm 3 . This oxygen is usually
Since it enters between the crystal lattices of silicon, the mechanical strength of the wafer is improved. Therefore, oxygen that has entered the silicon semiconductor may be removed rather than causing crystal defects, but if it is desired to improve the mechanical strength, etc. even if some other characteristics deteriorate, positively add oxygen atoms. To adjust the strength.
【０００７】しかし、ＣＺウェーハには微小な欠陥が存
在し、そこに重金属などの不純物が入り込むので、表面
層の微小欠陥は、例えば、ＤＲＡＭにおけるポーズタイ
ム不良の原因となっている。そのためエピタキシャル法
によって形成されたシリコン単結晶層を有するウェーハ
（以下、エピタキシャルウェーハという）が開発されて
いる。このエピタキシャルウェーハのエピタキシャル層
には、もともと酸素を殆ど含んでいないので、その存在
を嫌うデバイスには適しているが、表面の凹凸が大き
く、前記ＬＴＶは、３μｍ／17.5×17.5ｍｍ2 程度以上
もあるという問題も含んでいる。However, since the CZ wafer has microscopic defects and impurities such as heavy metals enter into the microscopic defects, the microscopic defects in the surface layer cause, for example, defective pause time in DRAM. Therefore, a wafer having a silicon single crystal layer formed by an epitaxial method (hereinafter referred to as an epitaxial wafer) has been developed. Since the epitaxial layer of this epitaxial wafer originally contains almost no oxygen, it is suitable for devices that do not like the presence of oxygen, but the surface irregularities are large, and the LTV has a size of 3 μm / 17.5 × 17.5 mm 2 or more. It also includes the problem of being present.
【０００８】[0008]
【発明が解決しようとする課題】以上のように、従来の
エピタキシャルウェーハを用いて、例えば、ＭＯＳ型半
導体装置を製造すると、図５に示すように、ＣＺウェー
ハに比べれば平均的に歩留り向上の効果がみられるが、
十分な効果とはいえない。図５は、半導体装置として４
メガビット（４Ｍ）ＤＲＡＭメモリを用いた場合のポ−
ズタイム試験合格率を歩留まり（％）として縦軸に示
し、横軸に、ＣＺウェーハ、従来及び本発明のエピタキ
シャルウェーハを示したものである。黒丸は、Ｐ型ウェ
ーハを用いた場合、白丸は、Ｎ型ウェーハを用いた場合
を示している。エピタキシャルウェーハのエピタキシャ
ル層は、１５μｍの厚さに形成している。従来のエピタ
キシャルウェーハは、横軸の０（μｍ）の上に示してお
り、ＣＺウェーハに比べてＮ型ウェーハでもＰ型ウェー
ハでも歩留まりは、向上しているが、十分なものとは言
えない。しかも、複数のウェーハをテストしてみると、
その１０％程度がＣＺウェーハと同程度の特性しか得ら
れないものがあった。As described above, when, for example, a MOS type semiconductor device is manufactured using the conventional epitaxial wafer, as shown in FIG. 5, the yield is improved on average as compared with the CZ wafer. Although the effect can be seen,
Not a sufficient effect. FIG. 5 shows a semiconductor device 4
When using a megabit (4M) DRAM memory
The vertical axis shows the pass rate of the time test as the yield (%), and the horizontal axis shows the CZ wafer and the conventional and inventive epitaxial wafers. Black circles indicate the case where a P-type wafer is used, and white circles indicate the case where an N-type wafer is used. The epitaxial layer of the epitaxial wafer is formed to have a thickness of 15 μm. The conventional epitaxial wafer is shown on the horizontal axis of 0 (μm), and the yield is improved in both the N-type wafer and the P-type wafer as compared with the CZ wafer, but it cannot be said to be sufficient. Moreover, when testing multiple wafers,
About 10% of them had characteristics similar to those of CZ wafers.
【０００９】これは、エピタキシャルウェ−ハの基板で
あるＣＺウェ−ハに含まれている前述した汚染不純物の
重金属やアルカリ金属などが原因である。一般に、汚染
金属原子は、拡散係数が大きく、９００〜１００℃程度
の熱処理であっても大きな距離をかなり早い速度で移動
する。したがって、デバイスを形成したウェ−ハを複数
テストするとその１０％程度は、汚染金属原子のＣＺウ
ェ−ハからエピタキシャル層への大量の移動が、突発的
に、その製造工程中に行われ、それがデバイスの特性の
劣化につながる。さらに、これら汚染金属原子をゲッタ
リングするために、前述の従来技術による加工をＣＺウ
ェ−ハに行い、そのウェ−ハの鏡面加工した表面にエピ
タキシャル成長を行うと、この工程に置ける１２００℃
にも及ぶ高温から形成した歪みがアニ−ルされ、あるい
はその裏に形成されたエピタキシャル成長層の成長によ
って密度が減少してゲッタリング効果が低下する。This is due to the above-mentioned contaminant impurities such as heavy metals and alkali metals contained in the CZ wafer which is the substrate of the epitaxial wafer. In general, the contaminant metal atom has a large diffusion coefficient and moves at a considerably high speed over a large distance even in the heat treatment at about 900 to 100 ° C. Therefore, when testing a plurality of wafers forming devices, about 10% of the wafers were subjected to a large amount of migration of contaminating metal atoms from the CZ wafer to the epitaxial layer, which was suddenly performed during the manufacturing process. Causes deterioration of device characteristics. Further, in order to getter these contaminating metal atoms, the processing according to the above-mentioned conventional technique is performed on the CZ wafer, and the mirror-polished surface of the wafer is epitaxially grown.
The strain formed from a temperature as high as annealed is annealed, or the growth of the epitaxial growth layer formed on the back side of the strain reduces the density and the gettering effect decreases.
【００１０】図６は、従来および本発明に形成された前
記４ＭＤＲＡＭメモリの酸化膜厚２５０オングストロ−
ム（以下、Ａと略記する）のＭＯＳキャパシタの酸化膜
耐圧の値を示す特性図である。縦軸は、ＭＯＳキャパシ
タの酸化膜耐圧合格率（％）を示し、横軸にＣＺウェ−
ハと従来および本発明のエピタキシャルウェ−ハを示し
ている。白丸は、Ｎ型ウェ−ハを用いた場合を示し、黒
丸は、Ｐ型ウェ−ハを用いた場合を示している。ＣＺウ
ェ−ハと横軸の０（μｍ）上にある従来のエピタキシャ
ルウェ−ハとを比較するとメモリデバイスに耐えられる
酸化膜耐圧の合格率は、従来のエピタキシャルウェ−ハ
が大きいが、それでも６０％程度しかなく、十分な値と
はいえない。本発明は、このような事情によりなされた
ものであり、十分な耐圧を有し、製造効率の良い表面が
平坦な半導体装置用半導体基板およびその製造方法を提
供することを目的としている。FIG. 6 shows an oxide film thickness of 250 angstroms of the 4MDRAM memory formed according to the prior art and the present invention.
3 is a characteristic diagram showing the value of the oxide film breakdown voltage of a MOS capacitor (hereinafter abbreviated as A). The vertical axis represents the oxide film breakdown voltage acceptance rate (%) of the MOS capacitor, and the horizontal axis represents the CZ wafer.
3A and 3B show the conventional and conventional epitaxial wafers of the present invention. White circles indicate the case where an N-type wafer is used, and black circles indicate the case where a P-type wafer is used. When the CZ wafer and the conventional epitaxial wafer on the horizontal axis of 0 (μm) are compared, the pass rate of the oxide film withstand voltage that can withstand the memory device is large in the conventional epitaxial wafer, but still 60%. There is only about%, which is not a sufficient value. The present invention has been made under such circumstances, and an object of the present invention is to provide a semiconductor substrate for a semiconductor device, which has a sufficient breakdown voltage, has good manufacturing efficiency, and has a flat surface, and a manufacturing method thereof.
【００１１】[0011]
【課題を解決するための手段】ＣＺウェ−ハの鏡面加工
した表面とその上に形成したエピタキシャル成長層の表
面の平坦度を等しくし、さらに、ＣＺウェ−ハ上にエピ
タキシャル成長法によりシリコン単結晶層を形成した
後、表面層を鏡面研磨する事によって、エピタキシャル
成長層の表面を平坦化すると同時に、ＣＺウェ−ハ内の
汚染金属原子を除去することを特徴としている。The flatness of the mirror-polished surface of a CZ wafer and the surface of an epitaxial growth layer formed thereon are made equal, and further, a silicon single crystal layer is formed on the CZ wafer by an epitaxial growth method. Is formed, the surface layer is mirror-polished to planarize the surface of the epitaxial growth layer and simultaneously remove contaminating metal atoms in the CZ wafer.
【００１２】すなわち、本発明の半導体基板は、表面が
鏡面加工されたシリコン半導体基板と、前記シリコン半
導体基板の前記鏡面加工された表面に形成され、表面が
鏡面加工されているシリコン単結晶のエピタキシャル成
長層とを備え、前記シリコン半導体基板の鏡面加工され
ている表面は、前記エピタキシャル成長層の鏡面加工さ
れている表面とほぼ等しい平坦度を有していることを特
徴としている。前記シリコン半導体基板の鏡面加工され
ている表面及び前記エピタキシャル成長層の鏡面加工さ
れている表面の局所平坦度は１μｍ／17.5×17.5ｍｍ2
以下である。前記シリコン半導体基板及び前記エピタキ
シャル成長層には酸素原子が含まれており、前記エピタ
キシャル成長層の酸素濃度は、前記シリコン半導体基板
の酸素濃度の１／１０以上である。前記シリコン半導体
基板の酸素濃度は、１０16〜１０18原子／ｃｍ3 であ
る。前記シリコン半導体基板の導電型をＮ型にすること
が可能である。この半導体基板は、ＤＲＡＭメモリに適
用することができる。That is, the semiconductor substrate of the present invention is an epitaxial growth of a silicon semiconductor substrate having a mirror-finished surface and a silicon single crystal formed on the mirror-finished surface of the silicon semiconductor substrate and having a mirror-finished surface. And a mirror-finished surface of the silicon semiconductor substrate has substantially the same flatness as the mirror-finished surface of the epitaxial growth layer. The local flatness of the mirror-finished surface of the silicon semiconductor substrate and the mirror-finished surface of the epitaxial growth layer is 1 μm / 17.5 × 17.5 mm 2.
It is below. Oxygen atoms are contained in the silicon semiconductor substrate and the epitaxial growth layer, and the oxygen concentration of the epitaxial growth layer is 1/10 or more of the oxygen concentration of the silicon semiconductor substrate. The oxygen concentration of the silicon semiconductor substrate is 10 16 to 10 18 atoms / cm 3 . The conductivity type of the silicon semiconductor substrate can be N-type. This semiconductor substrate can be applied to a DRAM memory.
【００１３】また、本発明に係る半導体基板の製造方法
は、シリコン半導体基板の表面を鏡面加工する工程と、
前記シリコン半導体基板の前記鏡面加工された表面にシ
リコン単結晶の層をエピタキシャル成長させる工程と、
前記シリコン単結晶のエピタキシャル成長層の表面を鏡
面加工する工程とを備えていることを特徴としている。
前記シリコン単結晶のエピタキシャル成長層の表面を鏡
面加工することによって、このエピタキシャル成長層の
鏡面加工された表面を前記シリコン半導体基板の鏡面加
工されている表面とほぼ等しい平坦度にすることができ
る。前記シリコン半導体基板には、Ｎ型半導体を用いる
ことができる。前記エピタキシャル成長層は、３〜２０
μｍにすることが適当である。前記エピタキシャル成長
層を鏡面加工して除去する層の厚さは、２μｍ以上であ
ることが適当である。前記エピタキシャル成長層の鏡面
加工して除去する層の厚さを、このエピタキシャル成長
層の厚さより厚くすることによって、ゲッタリングを行
うことができる。前記シリコン半導体基板がＮ型シリコ
ン半導体基板である場合において、前記エピタキシャル
成長層を、Ｐ型シリコン単結晶にすることができる。Further, the method of manufacturing a semiconductor substrate according to the present invention comprises a step of mirror-finishing the surface of the silicon semiconductor substrate,
Epitaxially growing a layer of silicon single crystal on the mirror-polished surface of the silicon semiconductor substrate,
And a step of mirror-finishing the surface of the epitaxial growth layer of silicon single crystal.
By mirror-finishing the surface of the epitaxial growth layer of the silicon single crystal, the mirror-finished surface of the epitaxial growth layer can be made to have substantially the same flatness as the mirror-finished surface of the silicon semiconductor substrate. An N-type semiconductor can be used for the silicon semiconductor substrate. The epitaxial growth layer has 3 to 20
It is appropriate that the thickness is μm. The thickness of the layer to be removed by mirror-finishing the epitaxial growth layer is preferably 2 μm or more. Gettering can be performed by making the layer of the epitaxial growth layer that is mirror-finished and removed thicker than the thickness of the epitaxial growth layer. When the silicon semiconductor substrate is an N-type silicon semiconductor substrate, the epitaxial growth layer can be a P-type silicon single crystal.
【００１４】[0014]
【作用】ＣＺウェ−ハ上にエピタキシャル成長法により
シリコン単結晶層を形成することによって、エピタキシ
ャル成長層にＣＺウェ−ハより酸素原子を導入し、エピ
タキシャル成長層の表面層を鏡面研磨する事によって、
その表面を平坦化すると同時に、ＣＺウェ−ハ内の汚染
金属原子を除去することを特徴としている。By forming a silicon single crystal layer on the CZ wafer by the epitaxial growth method, oxygen atoms are introduced from the CZ wafer into the epitaxial growth layer, and the surface layer of the epitaxial growth layer is mirror-polished.
The feature is that the surface of the CZ wafer is flattened and, at the same time, contaminant metal atoms in the CZ wafer are removed.
【００１５】[0015]
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、第１の実施例の半導体基板及びその製造
工程を示す断面図である。図２は、本発明の半導体基板
をシリコン単結晶のインゴットから活性領域に半導体素
子が形成出来る状態にあるエピタキシャルウェ−ハを形
成するまでのプロセスフロ−チャ−ト図である。まず、
リンをド−プしたシリコン単結晶のインゴットを成長さ
せる（Ａ）。シリコンをグラファイト、石英、白金など
のるつぼに入れておいて、抵抗加熱又は高周波誘導加熱
などによって、シリコンを溶かして融点より少し高い温
度に保っておき、それに単結晶の種結晶を浸して十分に
馴染ませてから、ゆっくりと引上げて、種結晶の方位配
列を持った大きな円柱状のシリコン単結晶のインゴット
が形成される。シリコンをるつぼから引上げるときにる
つぼから酸素が溶け込んで種々の影響を及ぼす。インゴ
ットをスライスしてＮ型ＣＺウェ−ハを形成する
（Ｂ）。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view showing a semiconductor substrate of the first embodiment and the manufacturing process thereof. FIG. 2 is a process flow chart for forming a semiconductor substrate of the present invention from an ingot of a silicon single crystal to forming an epitaxial wafer in a state where a semiconductor element can be formed in an active region. First,
A silicon single crystal ingot doped with phosphorus is grown (A). Put silicon in a crucible such as graphite, quartz, platinum, etc. and melt it by resistance heating or high frequency induction heating to keep it at a temperature slightly higher than the melting point, and soak a single crystal seed crystal in it sufficiently. After acclimatizing, it is slowly pulled up to form a large columnar silicon single crystal ingot having the orientation of the seed crystal. When silicon is pulled up from the crucible, oxygen dissolves from the crucible and has various effects. The ingot is sliced to form an N-type CZ wafer (B).
【００１６】図１（ａ）にそのＮ型ＣＺウェ−ハ１の断
面図を示す。ウェ−ハ１の直径は、１５０ｍｍ、面方位
は、（１００）、抵抗率は、約２Ωｃｍである。このＣ
Ｚウェ−ハ１の表面をエッチングして機械的加工によっ
て形成された破砕層を取除いて、結晶性の良い部分を露
出させる（Ｃ）。エッチングには、この例では、化学的
エッチングを利用する。ウェ−ハ表面を、例えば、弗酸
などの薬品で化学反応を介して溶解する。前述の様に、
ドライエッチングや気相エッチングなどを用いても良
い。ついで、ＣＺウェーハのエッチングした表面を鏡面
加工する（Ｄ）。この実施例では、例えば、ＳｉＯ2 を
主成分とするｐＨ９〜１３程度のアルカリ研磨液を用
い、研磨クロスで一定の圧力を加えながら鏡面研磨す
る。鏡面加工によってＣＺウェ−ハの表面は、ＬＴＶが
約１μｍ／17.5×17.5ｍｍ2 の平坦度が得られるように
なる。FIG. 1A shows a sectional view of the N-type CZ wafer 1. The diameter of the wafer 1 is 150 mm, the plane orientation is (100), and the resistivity is about 2 Ωcm. This C
The surface of the Z wafer 1 is etched to remove a crushed layer formed by mechanical processing to expose a portion having good crystallinity (C). In this example, chemical etching is used for etching. The surface of the wafer is dissolved by a chemical reaction with a chemical such as hydrofluoric acid. As mentioned above,
Dry etching or vapor phase etching may be used. Then, the etched surface of the CZ wafer is mirror-finished (D). In this embodiment, for example, an alkali polishing liquid containing SiO2 as a main component and having a pH of about 9 to 13 is used, and mirror polishing is performed while applying a constant pressure with a polishing cloth. By the mirror finishing, the surface of the CZ wafer can have a flatness of about 1 μm / 17.5 × 17.5 mm 2 for LTV.
【００１７】ついで、この鏡面加工した表面上にエピタ
キシャル法によりＮ型シリコン単結晶層を２０μｍ厚成
長させる（Ｅ）。その断面図は、図１（ｂ）に示す通り
であり、Ｎ型ＣＺウェ−ハ１の上に約２０μｍのエピタ
キシャル成長層２が形成されている。エピタキシャル法
は、例えば、水素雰囲気中で約１１５０℃にＣＺウェー
ハ１を加熱し、シリコン化合物とキャリアガスの混合物
を導いて分解したシリコン原子をシリコン基板上に成長
させた。ここでシリコン化合物としては、４塩化シリコ
ン（ＳｉＨ4 ）、トリクロロシラン（ＳｉＨＣｌ3 ）、
ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）等が用いられる。こ
の後、例えば、前記ＣＺウェ−ハを鏡面加工した方法と
同じ機械的化学研磨法により、エピタキシャル成長層２
の表面層３を表面から５μｍの深さまで研磨し、その表
面のＬＴＶが約１μｍ／17.5×17.5ｍｍ2 になるように
鏡面に仕上げる（Ｆ）。図１（ｃ）に示すように、エピ
タキシャル成長層２の表面層３は、除去され、表面平坦
度の高いエピタキシャルウェ−ハが完成する。Then, an N-type silicon single crystal layer is grown to a thickness of 20 μm on the mirror-finished surface by an epitaxial method (E). The sectional view is as shown in FIG. 1B, and an epitaxial growth layer 2 of about 20 μm is formed on the N-type CZ wafer 1. In the epitaxial method, for example, the CZ wafer 1 is heated to about 1150 ° C. in a hydrogen atmosphere, and a silicon atom decomposed by guiding a mixture of a silicon compound and a carrier gas is grown on a silicon substrate. Here, as the silicon compound, silicon tetrachloride (SiH 4 ), trichlorosilane (SiHCl 3 ),
Dichlorosilane (SiH 2 Cl 2 ) or the like is used. After that, for example, the epitaxial growth layer 2 is formed by the same mechanical chemical polishing method as the method of mirror-finishing the CZ wafer.
The surface layer 3 is polished to a depth of 5 μm from the surface, and the surface thereof is mirror-finished so that the LTV is about 1 μm / 17.5 × 17.5 mm 2 (F). As shown in FIG. 1C, the surface layer 3 of the epitaxial growth layer 2 is removed, and an epitaxial wafer with high surface flatness is completed.
【００１８】鏡面に仕上げられたウェーハは、例えば、
アンモニア、過酸化水素水、水などのの混合液で洗浄さ
れた後、４ＭＤＲＡＭなどのＭＯＳ型半導体装置の製造
に用いられる。図４に、本発明に係るエピタキシャルウ
ェ−ハの深さ方向の酸素濃度分布を示す。ウェ−ハの表
面から１５μｍまでは、エピタキシャル成長層の領域で
あり、１５μｍ以上は、ＣＺウェ−ハの領域にある。図
のように、本来存在しないはずのエピタキシャル成長層
内に酸素原子が拡散している。これは、エピタキシャル
成長時の高温によってＣＺウェ−ハから移行したもので
あり、その濃度をＣＺウェ−ハの１／１０以上に保つた
めにエピタキシャル成長層の表面から研磨する。この様
にしてエピタキシャルウェ−ハの機械的強度は維持され
る。この研磨によって鏡面が形成されると共に、Ｆｅ、
Ｃｕなどの汚染不純物もＣＺウェ−ハからエピタキシャ
ル成長層の表面層へ移行することによって有害な不純物
を有効に除去することができる。A wafer having a mirror finish is, for example,
After being washed with a mixed solution of ammonia, hydrogen peroxide solution, water, etc., it is used for manufacturing a MOS type semiconductor device such as 4M DRAM. FIG. 4 shows the oxygen concentration distribution in the depth direction of the epitaxial wafer according to the present invention. Up to 15 μm from the surface of the wafer is the region of the epitaxial growth layer, and 15 μm or more is in the region of the CZ wafer. As shown in the figure, oxygen atoms are diffused in the epitaxial growth layer which should not exist. This is a transition from the CZ wafer due to the high temperature during the epitaxial growth, and polishing is performed from the surface of the epitaxial growth layer in order to keep the concentration at 1/10 or more of the CZ wafer. In this way, the mechanical strength of the epitaxial wafer is maintained. A mirror surface is formed by this polishing, and Fe,
Contaminant impurities such as Cu can be effectively removed by moving from the CZ wafer to the surface layer of the epitaxial growth layer.
【００１９】図５及び図６は、本発明の効果を４ＭＤＲ
ＡＭのポ−ズタイム試験の合格率、つまり、歩留まり
（％）と絶縁膜厚が約２５０ＡのＭＯＳキャパシタの酸
化膜耐圧合格率（％）によって説明している。本発明の
エピタキシャルウェ−ハは、鏡面加工によって表面層は
削り取られており、その削りシロ（μｍ）を横軸に取っ
ている。曲線ＡおよびＣは、Ｎ型ＣＺウェ−ハ上に形成
したＮ型エピタキシャル成長層を備えたエピタキシャル
ウエハを示し、曲線Ｂ、Ｄは、Ｐ型ＣＺウェ−ハ上に形
成したエピタキシャル成長層を備えたＰ型エピタキシャ
ルウエハを示している。エピタキシャル成長層の厚み
は、いずれも１５μｍにしている。図に示すように表面
層を約２μｍ以上削り取ると、歩留まりも酸化膜耐圧合
格率も格段に向上する。この図では、１５μｍまで削っ
ているが、本発明は、２０μｍ程度以上まで削ることは
でき、その２０μｍのときの前記合格率は、この１５μ
ｍまで削ったときの値とほぼ同じである。したがって、
本発明は、エピタキシャル成長層を越えて削ることも含
まれている。図に示すように、Ｐ型ＣＺウェ−ハを用い
た方が特性の改善は大きくはない。これは、Ｐ型ＣＺウ
ェ−ハに含まれているＰ型不純物は、ボロンを用いてい
ることによる。ボロンは、汚染不純物を吸収する効果が
あり、不純物のエピタキシャル成長層への移行は少なく
なって特性改善に悪影響を与えているからである。5 and 6 show the effects of the present invention in 4 MDR.
It is described by the pass rate of the AM's pose time test, that is, the yield (%) and the pass rate (%) of the oxide film breakdown voltage of a MOS capacitor having an insulating film thickness of about 250A. In the epitaxial wafer of the present invention, the surface layer is scraped off by mirror finishing, and the scraping (μm) is plotted on the horizontal axis. Curves A and C show an epitaxial wafer with an N-type epitaxial growth layer formed on an N-type CZ wafer, and curves B and D show a P with an epitaxial growth layer formed on a P-type CZ wafer. 1 shows a type epitaxial wafer. The thickness of each epitaxial growth layer is 15 μm. As shown in the figure, when the surface layer is removed by about 2 μm or more, the yield and the oxide film withstand voltage passing rate are significantly improved. In this figure, the thickness is cut down to 15 μm, but according to the present invention, it is possible to cut down to about 20 μm or more. The pass rate at 20 μm is 15 μm.
It is almost the same as the value when trimmed to m. Therefore,
The present invention also includes cutting beyond the epitaxially grown layer. As shown in the figure, the use of the P-type CZ wafer does not significantly improve the characteristics. This is because boron is used as the P-type impurity contained in the P-type CZ wafer. This is because boron has an effect of absorbing contaminant impurities, and migration of impurities to the epitaxial growth layer is reduced, which adversely affects characteristic improvement.
【００２０】つぎに、図３を参照して第２の実施例を説
明する。図は、半導体基板の製造工程断面図である。こ
の実施例では、Ｎ型ＣＺウェ−ハ１を用いる。このＣＺ
ウェ−ハ１に、図５および図６と同様に、１５μｍ厚の
ボロンを含むＰ型エピタキシャル成長層２を成長させる
（図３（ａ））。そして、エピタキシャル成長層２の１
０〜２０μｍ程度を第１の実施例と同様な方法による鏡
面研磨によって削り取る（図３（ｂ））。この様に本実
施例では、実質的にＣＺウェ−ハのみを半導体基板とす
る例も含まれるが、この場合において、ＣＺウェ−ハ１
にはボロン含有させず、ＦｅやＣｕなどの不純物を捕獲
し易いボロンをエピタキシャル成長層２に拡散させてい
るので、この成長層は、汚染不純物を捕獲するゲッタリ
ングサイトとしての役割も備えている。したがって、こ
の実施例では、半導体基板の形成と、ウェ−ハの活性領
域に半導体素子を形成するウェ−ハ処理工程前のゲッタ
リングとを同時に行うことが可能である。Next, a second embodiment will be described with reference to FIG. The figure is a cross-sectional view of a manufacturing process of a semiconductor substrate. In this embodiment, an N-type CZ wafer 1 is used. This CZ
As in FIGS. 5 and 6, a P-type epitaxial growth layer 2 containing boron having a thickness of 15 μm is grown on the wafer 1 (FIG. 3A). And 1 of the epitaxial growth layer 2
About 0 to 20 μm is scraped off by mirror polishing by the same method as in the first embodiment (FIG. 3B). As described above, the present embodiment includes an example in which only the CZ wafer is used as the semiconductor substrate, but in this case, the CZ wafer 1 is used.
Since boron is not contained in the epitaxial growth layer and boron that easily captures impurities such as Fe and Cu is diffused in the epitaxial growth layer 2, this growth layer also serves as a gettering site for capturing contaminant impurities. Therefore, in this embodiment, it is possible to simultaneously perform the formation of the semiconductor substrate and the gettering before the wafer processing step of forming the semiconductor element in the active region of the wafer.
【００２１】以上のように、実施例においてＤＲＡＭな
どの半導体メモリデバイスに適用しているが、本発明の
半導体基板は、ロジックやゲ−トアレイなど他のデバイ
スに適用することは可能である。半導体基板の下地とな
るＣＺウェ−ハ１がＮ型の場合に、エピタキシャル成長
層２は、Ｐ型でもＮ型でもよく、また、Ｐ型ウェ−ハを
半導体基板の下地として用いた場合でもその作用効果
は、Ｎ型ウェーハと同様に認められる。As described above, the embodiments are applied to semiconductor memory devices such as DRAM, but the semiconductor substrate of the present invention can be applied to other devices such as logic and gate arrays. When the CZ wafer 1 which is the base of the semiconductor substrate is N-type, the epitaxial growth layer 2 may be P-type or N-type, and when the P-type wafer is used as the base of the semiconductor substrate, its action The effect is recognized similarly to the N-type wafer.
【００２２】[0022]
【発明の効果】本発明は、以上のような構成により、機
械的強度が向上し、半導体基板に形成した半導体メモリ
などのデバイスの歩留まりなどが向上し、ＦｅやＣｕな
どの汚染不純物を半導体基板から有効に除去することが
できる。According to the present invention, with the above structure, the mechanical strength is improved, the yield of devices such as semiconductor memories formed on a semiconductor substrate is improved, and contaminant impurities such as Fe and Cu are removed from the semiconductor substrate. Can be effectively removed from.
【図１】本発明の第１の実施例の半導体基板の製造工程
断面図。FIG. 1 is a sectional view of a manufacturing process of a semiconductor substrate according to a first embodiment of the present invention.
【図２】本発明の半導体基板の製造工程のフロ−チャ−
ト図。FIG. 2 is a flowchart of a manufacturing process of a semiconductor substrate of the present invention.
Figure.
【図３】第２の実施例の半導体基板の製造工程断面図。FIG. 3 is a sectional view of a semiconductor substrate manufacturing process of the second embodiment.
【図４】本発明の半導体基板の酸素濃度分布図。FIG. 4 is an oxygen concentration distribution diagram of the semiconductor substrate of the present invention.
【図５】従来例及び本発明を適用したＤＲＡＭのポ−ズ
タイム試験合格率（歩留まり）を示す特性図。FIG. 5 is a characteristic diagram showing a pass rate test yield rate (yield) of a conventional example and a DRAM to which the present invention is applied.
【図６】従来例及び本発明を適用したＤＲＡＭのキャパ
シタの酸化膜耐圧合格率を示す特性図。FIG. 6 is a characteristic diagram showing an oxide film breakdown voltage acceptance rate of a DRAM capacitor to which a conventional example and the present invention are applied.
１ ＣＺウェ−ハ ２ エピタキシャル成長層 ３ 除去されるエピタキシャル成長層の表面
層1 CZ Wafer 2 Epitaxial Growth Layer 3 Surface Layer of Epitaxial Growth Layer to be Removed
Claims (13)
板と、 前記シリコン半導体基板の前記鏡面加工された表面に形
成され、表面が鏡面加工されているシリコン単結晶のエ
ピタキシャル成長層とを備え、 前記シリコン半導体基板の鏡面加工されている表面は、
前記エピタキシャル成長層の鏡面加工されている表面と
ほぼ等しい平坦度を有していることを特徴としている半
導体基板。1. A silicon semiconductor substrate having a mirror-finished surface, and a silicon single crystal epitaxial growth layer formed on the mirror-finished surface of the silicon semiconductor substrate and having a mirror-finished surface. The mirror-finished surface of the semiconductor substrate is
A semiconductor substrate having a flatness substantially equal to a mirror-finished surface of the epitaxial growth layer.
ている表面及び前記エピタキシャル成長層の鏡面加工さ
れている表面の局所平坦度は、１μｍ／17.5×17.5ｍｍ
2 以下であることを特徴とする請求項１に記載の半導体
基板。2. The local flatness of the mirror-finished surface of the silicon semiconductor substrate and the mirror-finished surface of the epitaxial growth layer is 1 μm / 17.5 × 17.5 mm.
The semiconductor substrate according to claim 1, wherein the number is 2 or less.
キシャル成長層には酸素原子が含まれており、前記エピ
タキシャル成長層の酸素濃度は、前記シリコン半導体基
板の酸素濃度の１／１０以上であることを特徴とする請
求項１に記載の半導体基板。3. The silicon semiconductor substrate and the epitaxial growth layer contain oxygen atoms, and the oxygen concentration of the epitaxial growth layer is 1/10 or more of the oxygen concentration of the silicon semiconductor substrate. The semiconductor substrate according to claim 1.
１０16〜１０18原子／ｃｍ3 であることを特徴とする請
求項３に記載の半導体基板。4. The oxygen concentration of the silicon semiconductor substrate is
The semiconductor substrate according to claim 3, wherein the semiconductor substrate has a density of 10 16 to 10 18 atoms / cm 3 .
型であることを特徴とする請求項１に記載の半導体基
板。5. The conductivity type of the silicon semiconductor substrate is N.
The semiconductor substrate according to claim 1, which is a mold.
る請求項１乃至請求項５のいずれかに記載の半導体基
板。6. The semiconductor substrate according to claim 1, wherein a semiconductor memory is formed.
る工程と、 前記シリコン半導体基板の前記鏡面加工された表面にシ
リコン単結晶の層をエピタキシャル成長させる工程と、 前記シリコン単結晶のエピタキシャル成長層の表面を鏡
面加工する工程とを備えていることを特徴とする半導体
基板の製造方法。7. A step of mirror-polishing a surface of a silicon semiconductor substrate; a step of epitaxially growing a silicon single crystal layer on the mirror-polished surface of the silicon semiconductor substrate; and a step of growing a surface of the silicon single crystal epitaxial growth layer. A method of manufacturing a semiconductor substrate, comprising: a step of mirror-finishing.
長層の表面を鏡面加工することによって、このエピタキ
シャル成長層の鏡面加工された表面を前記シリコン半導
体基板の鏡面加工されている表面とほぼ等しい平坦度に
することを特徴とする請求項７に記載された半導体基板
の製造方法。8. A mirror-finished surface of the epitaxial growth layer of the silicon single crystal is used to make the mirror-finished surface of the epitaxial growth layer substantially flat with the mirror-finished surface of the silicon semiconductor substrate. The method of manufacturing a semiconductor substrate according to claim 7, wherein
体を用いることを特徴とする請求項７又は請求項８のい
ずれかに記載の半導体基板の製造方法。9. The method of manufacturing a semiconductor substrate according to claim 7, wherein an N-type semiconductor is used for the silicon semiconductor substrate.
０μｍ成長させることを特徴とする請求項７、請求項８
及び請求項９のいずれかに記載の半導体基板の製造方
法。10. The epitaxial growth layer comprises 3 to 2
9. The method according to claim 7, wherein the growth is performed at 0 μm.
And a method for manufacturing a semiconductor substrate according to claim 9.
して除去する層の厚さは、２μｍ以上であることを特徴
とする請求項７乃至請求項１０のいずれかに記載の半導
体基板の製造方法。11. The method of manufacturing a semiconductor substrate according to claim 7, wherein the thickness of the layer to be removed by mirror-finishing the epitaxial growth layer is 2 μm or more.
して除去する層の厚さを、このエピタキシャル成長層の
厚さより厚くすることによって、ゲッタリングを行うこ
とを特徴とするを請求項１１に記載の半導体基板の製造
方法。12. The semiconductor substrate according to claim 11, wherein gettering is performed by making a thickness of a layer to be removed by mirror-finishing the epitaxial growth layer larger than a thickness of the epitaxial growth layer. Manufacturing method.
ン半導体基板である場合において、前記エピタキシャル
成長層は、Ｐ型シリコン単結晶からなることを特徴とす
る請求項１２に記載の半導体基板の製造方法。13. The method of manufacturing a semiconductor substrate according to claim 12, wherein when the silicon semiconductor substrate is an N-type silicon semiconductor substrate, the epitaxial growth layer is made of P-type silicon single crystal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148466A JPH05326467A (en) | 1992-05-15 | 1992-05-15 | Semiconductor substrate and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148466A JPH05326467A (en) | 1992-05-15 | 1992-05-15 | Semiconductor substrate and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326467A true JPH05326467A (en) | 1993-12-10 |
Family
ID=15453382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4148466A Pending JPH05326467A (en) | 1992-05-15 | 1992-05-15 | Semiconductor substrate and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326467A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4895602A (en) * | 1987-08-01 | 1990-01-23 | Shizuo Sagawa | Pipe cleaning method |
| US6420269B2 (en) | 1996-02-07 | 2002-07-16 | Hitachi Chemical Company, Ltd. | Cerium oxide abrasive for polishing insulating films formed on substrate and methods for using the same |
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-
1992
- 1992-05-15 JP JP4148466A patent/JPH05326467A/en active Pending
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| JP2025029932A (en) * | 2023-08-22 | 2025-03-07 | 信越半導体株式会社 | Method for manufacturing epitaxial wafer |
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