JPH05325583A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH05325583A JPH05325583A JP13456392A JP13456392A JPH05325583A JP H05325583 A JPH05325583 A JP H05325583A JP 13456392 A JP13456392 A JP 13456392A JP 13456392 A JP13456392 A JP 13456392A JP H05325583 A JPH05325583 A JP H05325583A
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- inverter
- level
- logic circuit
- sense amplifier
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Abstract
(57)【要約】
【目的】 半導体記憶部のデータ・サンプリング期間に
おける消費電流を抑制するセンスアンプ回路を提供す
る。 【構成】 本発明のセンスアンプ回路７は、プリチャー
ジ信号Ｐがゲートに入力されるＰＭＯＳトランジスタ１
と、当該ＰＭＯＳトランジスタ１とともにレシオ・イン
バータを形成するＮＭＯＳトランジスタ２と、相補性の
インバータ５を形成するＰＭＯＳトランジスタ３および
ＮＭＯＳトランジスタ４と、前記レシオ・インバータの
出力Ａを受けて反転出力するインバータ６とを備えて構
成されており、対応する半導体記憶部に対しては、当該
半導体記憶部に含まれているＮＭＯＳトランジスタ９の
ドレイン側Ｄと、当該デジット線Ｄにシリアルに接続さ
れているＮＭＯＳトランジスタ８のドレイン側の接続点
Ｂに接続されている。
おける消費電流を抑制するセンスアンプ回路を提供す
る。 【構成】 本発明のセンスアンプ回路７は、プリチャー
ジ信号Ｐがゲートに入力されるＰＭＯＳトランジスタ１
と、当該ＰＭＯＳトランジスタ１とともにレシオ・イン
バータを形成するＮＭＯＳトランジスタ２と、相補性の
インバータ５を形成するＰＭＯＳトランジスタ３および
ＮＭＯＳトランジスタ４と、前記レシオ・インバータの
出力Ａを受けて反転出力するインバータ６とを備えて構
成されており、対応する半導体記憶部に対しては、当該
半導体記憶部に含まれているＮＭＯＳトランジスタ９の
ドレイン側Ｄと、当該デジット線Ｄにシリアルに接続さ
れているＮＭＯＳトランジスタ８のドレイン側の接続点
Ｂに接続されている。
Description
【０００１】
【産業上の利用分野】本発明はセンスアンプ回路に関
し、特にダイナミック回路を用いて低消費電流を実現す
るセンスアンプ回路に関する。
し、特にダイナミック回路を用いて低消費電流を実現す
るセンスアンプ回路に関する。
【０００２】
【従来の技術】一般に、センスアンプ回路は、半導体集
積回路内の出力部において用いられている半導体記憶部
に流れる微少電流を感知して、当該半導体記憶部の記憶
情報により、半導体記憶部に微少な電流が流れているか
否かを認識して、論理的にハイレベルまたはロウレベル
の認識信号を出力するように機能している。
積回路内の出力部において用いられている半導体記憶部
に流れる微少電流を感知して、当該半導体記憶部の記憶
情報により、半導体記憶部に微少な電流が流れているか
否かを認識して、論理的にハイレベルまたはロウレベル
の認識信号を出力するように機能している。
【０００３】図４に示されるのは、従来のセンスアンプ
回路の一例の回路図であり、また図５は、当該従来例に
おいて、半導体記憶部にＮＭＯＳトランジスタが存在す
る所を選択した時の動作波形図、図６は、同じく当該従
来例において、半導体記憶部にＮＭＯＳトランジスタが
存在しない半導体欠落部を選択した時の動作波形図であ
る。
回路の一例の回路図であり、また図５は、当該従来例に
おいて、半導体記憶部にＮＭＯＳトランジスタが存在す
る所を選択した時の動作波形図、図６は、同じく当該従
来例において、半導体記憶部にＮＭＯＳトランジスタが
存在しない半導体欠落部を選択した時の動作波形図であ
る。
【０００４】図４に示されるように、従来のセンスアン
プ回路２０は、カレントミラー回路を形成しているＰＭ
ＯＳトランジスタ１２および１７と、相補性のインバー
タ１６を形成するＰＭＯＳトランジスタ１４およびＮＭ
ＯＳトランジスタ１５と、このインバータ１６の出力を
ゲートに受けるＮＭＯＳトランジスタ１３と、ゲートに
基準電圧Ｖr が入力され、ＰＭＯＳトランジスタ１７と
ともにレシオ・インバータを形成しているＮＭＯＳトラ
ンジスタ１８と、当該レシオ・インバータの出力を反転
して出力するインバータ１９とを備えて構成されてお
り、半導体記憶部に対しては、当該半導体記憶部に含ま
れるＮＭＯＳトランジスタ２２のドレイン側Ｈ（以下、
デジット線Ｈと云う）と、当該デジット線Ｈにシリアル
に接続されているＮＭＯＳトランジスタ２１（以下、Ｙ
セレクタ２１と云う）のドレイン側の接続点Ｆに接続さ
れている。
プ回路２０は、カレントミラー回路を形成しているＰＭ
ＯＳトランジスタ１２および１７と、相補性のインバー
タ１６を形成するＰＭＯＳトランジスタ１４およびＮＭ
ＯＳトランジスタ１５と、このインバータ１６の出力を
ゲートに受けるＮＭＯＳトランジスタ１３と、ゲートに
基準電圧Ｖr が入力され、ＰＭＯＳトランジスタ１７と
ともにレシオ・インバータを形成しているＮＭＯＳトラ
ンジスタ１８と、当該レシオ・インバータの出力を反転
して出力するインバータ１９とを備えて構成されてお
り、半導体記憶部に対しては、当該半導体記憶部に含ま
れるＮＭＯＳトランジスタ２２のドレイン側Ｈ（以下、
デジット線Ｈと云う）と、当該デジット線Ｈにシリアル
に接続されているＮＭＯＳトランジスタ２１（以下、Ｙ
セレクタ２１と云う）のドレイン側の接続点Ｆに接続さ
れている。
【０００５】入力端子ＹおよびＷ1 にハイレベルが入力
された場合には、半導体記憶部におけるＮＭＯＳトラン
ジスタ２２が選択されて、ＮＭＯＳトランジスタ２２が
動作状態となり、またＹセレクタ２１も動作状態とな
る。これにより、各接続点Ｅ、Ｆ、Ｇ、ＨおよびＩにお
ける電圧レベルは、図５に示されるようになる。接続点
Ｆの電圧レベルは、デジット線Ｈの寄生容量２４に対す
る充電のために、一瞬インバータ１６の反転レベルより
も低い電位に低下し、当該インバータ１６の出力Ｇは、
Ｔ1 〜Ｔ2 の間においてハイレベルとなる。また、接続
点Ｅの電位レベルも、接続点Ｆの電位レベルに追従する
ように“ＶDD−ＶS ”（ＶDDは電源電圧、ＶS はＰＭＯ
Ｓトランジスタ１２のしきい値の絶対値）よりも低くな
り、ＰＭＯＳトランジスタ１２および１７がオンの状態
となり、ＰＭＯＳトランジスタ１７およびＮＭＯＳトラ
ンジスタ１８を含むレシオ・インバータの出力Ｉはハイ
レベルとして出力され、センスアンプ回路２０の出力Ｏ
ＵＴは、インバータ１９の反転作用によりロウレベルと
なる。
された場合には、半導体記憶部におけるＮＭＯＳトラン
ジスタ２２が選択されて、ＮＭＯＳトランジスタ２２が
動作状態となり、またＹセレクタ２１も動作状態とな
る。これにより、各接続点Ｅ、Ｆ、Ｇ、ＨおよびＩにお
ける電圧レベルは、図５に示されるようになる。接続点
Ｆの電圧レベルは、デジット線Ｈの寄生容量２４に対す
る充電のために、一瞬インバータ１６の反転レベルより
も低い電位に低下し、当該インバータ１６の出力Ｇは、
Ｔ1 〜Ｔ2 の間においてハイレベルとなる。また、接続
点Ｅの電位レベルも、接続点Ｆの電位レベルに追従する
ように“ＶDD−ＶS ”（ＶDDは電源電圧、ＶS はＰＭＯ
Ｓトランジスタ１２のしきい値の絶対値）よりも低くな
り、ＰＭＯＳトランジスタ１２および１７がオンの状態
となり、ＰＭＯＳトランジスタ１７およびＮＭＯＳトラ
ンジスタ１８を含むレシオ・インバータの出力Ｉはハイ
レベルとして出力され、センスアンプ回路２０の出力Ｏ
ＵＴは、インバータ１９の反転作用によりロウレベルと
なる。
【０００６】デジット線Ｈの寄生容量２４に対する充電
レベルおよび接続点Ｆの電位レベルが、インバータ１６
の反転レベルを越えると、当該インバータ１６の出力Ｇ
はロウレベルとなる（Ｔ2 ）。また、接続点Ｅにおける
電位レベルは“ＶDD−ＶS ”の近傍の電位となり、ＰＭ
ＯＳトランジスタ１２および１７がオフの状態となっ
て、レシオ・インバータの出力Ｉはロウレベルとなり、
センスアンプ回路の出力ＯＵＴはハイレベルとなる。
レベルおよび接続点Ｆの電位レベルが、インバータ１６
の反転レベルを越えると、当該インバータ１６の出力Ｇ
はロウレベルとなる（Ｔ2 ）。また、接続点Ｅにおける
電位レベルは“ＶDD−ＶS ”の近傍の電位となり、ＰＭ
ＯＳトランジスタ１２および１７がオフの状態となっ
て、レシオ・インバータの出力Ｉはロウレベルとなり、
センスアンプ回路の出力ＯＵＴはハイレベルとなる。
【０００７】次に、半導体記憶部のＮＭＯＳトランジス
タ２２が選択されているために、デジット線Ｈは、イン
バータ１６の反転レベルよりも低いレベルにディスチャ
ージされる（Ｔ3 ）。これにより、接続点Ｆの電位レベ
ルも、インバータ１６の反転レベルよりも低いレベルと
なり、インバータ１６の出力Ｇはハイレベルとなって、
接続点Ｅの電位レベルは“ＶDD−ＶS ”よりも低い電位
となり、ＰＭＯＳトランジスタ１２および１７はオンの
状態となる。また、レシオ・インバータの出力Ｉはハイ
レベルとなり、インバータ１９の出力ＯＵＴはロウレベ
ルとなる。この状態の時においては、センスアンプ回路
２０においてはメモリセルのデータが正確に読出され
る。また、この時には、図４に示されるように、電流セ
ンスアンプには、それぞれ電流Ｉ1 、Ｉ2 およびＩ3 が
常時流れる状態となっている。
タ２２が選択されているために、デジット線Ｈは、イン
バータ１６の反転レベルよりも低いレベルにディスチャ
ージされる（Ｔ3 ）。これにより、接続点Ｆの電位レベ
ルも、インバータ１６の反転レベルよりも低いレベルと
なり、インバータ１６の出力Ｇはハイレベルとなって、
接続点Ｅの電位レベルは“ＶDD−ＶS ”よりも低い電位
となり、ＰＭＯＳトランジスタ１２および１７はオンの
状態となる。また、レシオ・インバータの出力Ｉはハイ
レベルとなり、インバータ１９の出力ＯＵＴはロウレベ
ルとなる。この状態の時においては、センスアンプ回路
２０においてはメモリセルのデータが正確に読出され
る。また、この時には、図４に示されるように、電流セ
ンスアンプには、それぞれ電流Ｉ1 、Ｉ2 およびＩ3 が
常時流れる状態となっている。
【０００８】入力端子ＹおよびＷ2 にハイレベルが入力
されると、半導体記憶部においてＮＭＯＳトランジスタ
が存在しない所（図４における半導体欠落部２３）が選
択される。この場合における各接続点における電位レベ
ルは、図６に示されるように、接続点Ｆの電位レベルが
デジット線Ｈの寄生容量２４を充電するために、一瞬イ
ンバータ１６の反転レベルよりも低下し、インバータ１
６の出力Ｇはハイレベルとなる。また、接続点Ｅの電位
レベルも、接続点Ｆに追従するように、前記“ＶDD−Ｖ
S ”よりも低くなり、ＰＭＯＳトランジスタ１２および
１７がオンの状態となって、レシオ・インバータの出力
Ｉがハイレベルとなり、センスアンプ回路２０の出力Ｏ
ＵＴはロウレベルとなって出力される。デジット線Ｈの
寄生容量２４に対する充電レベルおよび接続点Ｆの電位
レベルがインバータ１６の反転レベルを越えると、イン
バータ１６の出力Ｇはロウレベルとなる。また、接続点
Ｅの電位レベルは“ＶDD−ＶS ”の近傍の電位となり、
ＰＭＯＳトランジスタ１２および１７がオフの状態とな
って、レシオ・インバータの出力Ｉはロウレベルとな
り、センスアンプ回路の出力ＯＵＴはハイレベルとな
る。また、半導体記憶部においてＮＭＯＳトランジスタ
が存在しない半導体欠落部２３が選択されているため、
各接続点における電位レベルはこの状態が保持されてい
る。また、この時には、ＰＭＯＳトランジスタ１２およ
び１７がオフの状態にあるために、電流センスアンプに
は、電流Ｉ3 のみが常時流れる状態となっている。
されると、半導体記憶部においてＮＭＯＳトランジスタ
が存在しない所（図４における半導体欠落部２３）が選
択される。この場合における各接続点における電位レベ
ルは、図６に示されるように、接続点Ｆの電位レベルが
デジット線Ｈの寄生容量２４を充電するために、一瞬イ
ンバータ１６の反転レベルよりも低下し、インバータ１
６の出力Ｇはハイレベルとなる。また、接続点Ｅの電位
レベルも、接続点Ｆに追従するように、前記“ＶDD−Ｖ
S ”よりも低くなり、ＰＭＯＳトランジスタ１２および
１７がオンの状態となって、レシオ・インバータの出力
Ｉがハイレベルとなり、センスアンプ回路２０の出力Ｏ
ＵＴはロウレベルとなって出力される。デジット線Ｈの
寄生容量２４に対する充電レベルおよび接続点Ｆの電位
レベルがインバータ１６の反転レベルを越えると、イン
バータ１６の出力Ｇはロウレベルとなる。また、接続点
Ｅの電位レベルは“ＶDD−ＶS ”の近傍の電位となり、
ＰＭＯＳトランジスタ１２および１７がオフの状態とな
って、レシオ・インバータの出力Ｉはロウレベルとな
り、センスアンプ回路の出力ＯＵＴはハイレベルとな
る。また、半導体記憶部においてＮＭＯＳトランジスタ
が存在しない半導体欠落部２３が選択されているため、
各接続点における電位レベルはこの状態が保持されてい
る。また、この時には、ＰＭＯＳトランジスタ１２およ
び１７がオフの状態にあるために、電流センスアンプに
は、電流Ｉ3 のみが常時流れる状態となっている。
【０００９】
【発明が解決しようとする課題】上述した従来のセンス
アンプ回路においては、半導体記憶部のＮＭＯＳトラン
ジスタが選択された場合には、センスアンプ回路よりデ
ータが出力されるため、デジット線の電位レベルを制御
するインバータには常時定常的な電流が流れる状態とな
り、また、電源より、デジット線を経由して半導体記憶
部のＮＭＯＳトランジスタに対しても常時電流が流れ
る。また、センスアンプ回路の出力側のレシオ・インバ
ータにも常時電流が流れることになり、多大の消費電流
を要するという欠点がある。
アンプ回路においては、半導体記憶部のＮＭＯＳトラン
ジスタが選択された場合には、センスアンプ回路よりデ
ータが出力されるため、デジット線の電位レベルを制御
するインバータには常時定常的な電流が流れる状態とな
り、また、電源より、デジット線を経由して半導体記憶
部のＮＭＯＳトランジスタに対しても常時電流が流れ
る。また、センスアンプ回路の出力側のレシオ・インバ
ータにも常時電流が流れることになり、多大の消費電流
を要するという欠点がある。
【００１０】
【課題を解決するための手段】本発明のセンスアンプ回
路は、ソースが所定の電源に接続され、ゲートが外部よ
りの制御信号入力に対応する入力端子に接続されて、ド
レインが接続点Ａに接続されるＰＭＯＳトランジスタ
と、ドレインが前記接続点Ａに接続され、ゲートが第１
の論理回路の出力端に接続されるとともに、ソースが、
当該第１の論理回路の入力端と、所定の半導体記憶部に
含まれるメモリセルＮＭＯＳトランジスタのドレイン側
との共通接続点Ｂに接続されるＮＭＯＳトランジスタ
と、入力端が前記接続点Ａに接続され、出力端が所定の
出力端子に接続される第２の論理回路とを備えて構成さ
れる。
路は、ソースが所定の電源に接続され、ゲートが外部よ
りの制御信号入力に対応する入力端子に接続されて、ド
レインが接続点Ａに接続されるＰＭＯＳトランジスタ
と、ドレインが前記接続点Ａに接続され、ゲートが第１
の論理回路の出力端に接続されるとともに、ソースが、
当該第１の論理回路の入力端と、所定の半導体記憶部に
含まれるメモリセルＮＭＯＳトランジスタのドレイン側
との共通接続点Ｂに接続されるＮＭＯＳトランジスタ
と、入力端が前記接続点Ａに接続され、出力端が所定の
出力端子に接続される第２の論理回路とを備えて構成さ
れる。
【００１１】なお、前記第１の論理回路は、ソースが所
定の電源に接続され、ゲートが当該第１の論理回路の入
力端に接続されて、ドレインが当該第１の論理回路の出
力端に接続されるＰＭＯＳトランジスタと、ドレインが
前記第１の論理回路の出力端に接続され、ゲートが当該
第１の論理回路の入力端に接続されて、ソースが接地電
位に接続されるＮＭＯＳトランジスタとにより形成さ
れ、前記第２の論理回路はインバータにより形成されて
もよい。
定の電源に接続され、ゲートが当該第１の論理回路の入
力端に接続されて、ドレインが当該第１の論理回路の出
力端に接続されるＰＭＯＳトランジスタと、ドレインが
前記第１の論理回路の出力端に接続され、ゲートが当該
第１の論理回路の入力端に接続されて、ソースが接地電
位に接続されるＮＭＯＳトランジスタとにより形成さ
れ、前記第２の論理回路はインバータにより形成されて
もよい。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示す回路図であ
り、また図２は、当該実施例において、半導体記憶部に
ＮＭＯＳトランジスタが存在する所を選択した場合にお
ける動作波形図、図６は、同じく当該実施例において、
半導体記憶部にＮＭＯＳトランジスタが存在しない半導
体欠落部を選択した場合の動作波形図である。
り、また図２は、当該実施例において、半導体記憶部に
ＮＭＯＳトランジスタが存在する所を選択した場合にお
ける動作波形図、図６は、同じく当該実施例において、
半導体記憶部にＮＭＯＳトランジスタが存在しない半導
体欠落部を選択した場合の動作波形図である。
【００１４】図１に示されるように、本実施例のセンス
アンプ回路７は、プリチャージ信号Ｐがゲートに入力さ
れるＰＭＯＳトランジスタ１と、当該ＰＭＯＳトランジ
スタ１とともにレシオ・インバータを形成するＮＭＯＳ
トランジスタ２と、相補性のインバータ５を形成するＰ
ＭＯＳトランジスタ３およびＮＭＯＳトランジスタ４
と、前記レシオ・インバータの出力Ａを受けて反転出力
するインバータ６とを備えて構成されており、対応する
半導体記憶部に対しては、当該半導体記憶部に含まれて
いるＮＭＯＳトランジスタ９のドレイン側Ｄ（以下、デ
ジット線Ｄと云う）と、当該デジット線Ｄにシリアルに
接続されているＮＭＯＳトランジスタ８（以下、Ｙセレ
クタ８と云う）のドレイン側の接続点Ｂに接続されてい
る。
アンプ回路７は、プリチャージ信号Ｐがゲートに入力さ
れるＰＭＯＳトランジスタ１と、当該ＰＭＯＳトランジ
スタ１とともにレシオ・インバータを形成するＮＭＯＳ
トランジスタ２と、相補性のインバータ５を形成するＰ
ＭＯＳトランジスタ３およびＮＭＯＳトランジスタ４
と、前記レシオ・インバータの出力Ａを受けて反転出力
するインバータ６とを備えて構成されており、対応する
半導体記憶部に対しては、当該半導体記憶部に含まれて
いるＮＭＯＳトランジスタ９のドレイン側Ｄ（以下、デ
ジット線Ｄと云う）と、当該デジット線Ｄにシリアルに
接続されているＮＭＯＳトランジスタ８（以下、Ｙセレ
クタ８と云う）のドレイン側の接続点Ｂに接続されてい
る。
【００１５】入力端子ＹおよびＷ1 にハイレベルが入力
された場合には、半導体記憶部におけるＮＭＯＳトラン
ジスタ９が選択されて、ＮＭＯＳトランジスタ９が動作
状態となり、またＹセレクタ８も動作状態となる。ま
た、この時点において、プリチャージ信号Ｐが、ロウレ
ベルにてＰＭＯＳトランジスタ１のゲートに入力される
（Ｔ1 ）。これにより、各接続点Ａ、Ｂ、ＣおよびＤに
おける電圧レベルは、図２に示されるようになり、接続
点Ａ、Ｂおよびデジット線Ｄの寄生容量１１に対する充
電が開始される。また、この時点においては、接続点Ｂ
の電位レベルが、インバータ５の反転レベルよりも低い
レベルにあるため、接続点Ｃはハイレベルの状態となっ
ている。次いで、デジット線Ｄおよび接点Ｂの電位が、
インバータ５に反転レベルよりも高いレベルまで充電さ
れると、インバータ５の出力Ｃは、ロウレベルとなり、
ＮＭＯＳトランジスタ２はオフの状態となって、接続点
Ａはハイレベルになり、インバータ６の反転出力ＯＵＴ
はロウレベルとして出力される。そして、この時点（Ｔ
2 ）において、プリチャージ信号Ｐはハイレベルよりロ
ウレベルに転移されて、これによりＰＭＯＳトランジス
タ１はオフの状態となる。
された場合には、半導体記憶部におけるＮＭＯＳトラン
ジスタ９が選択されて、ＮＭＯＳトランジスタ９が動作
状態となり、またＹセレクタ８も動作状態となる。ま
た、この時点において、プリチャージ信号Ｐが、ロウレ
ベルにてＰＭＯＳトランジスタ１のゲートに入力される
（Ｔ1 ）。これにより、各接続点Ａ、Ｂ、ＣおよびＤに
おける電圧レベルは、図２に示されるようになり、接続
点Ａ、Ｂおよびデジット線Ｄの寄生容量１１に対する充
電が開始される。また、この時点においては、接続点Ｂ
の電位レベルが、インバータ５の反転レベルよりも低い
レベルにあるため、接続点Ｃはハイレベルの状態となっ
ている。次いで、デジット線Ｄおよび接点Ｂの電位が、
インバータ５に反転レベルよりも高いレベルまで充電さ
れると、インバータ５の出力Ｃは、ロウレベルとなり、
ＮＭＯＳトランジスタ２はオフの状態となって、接続点
Ａはハイレベルになり、インバータ６の反転出力ＯＵＴ
はロウレベルとして出力される。そして、この時点（Ｔ
2 ）において、プリチャージ信号Ｐはハイレベルよりロ
ウレベルに転移されて、これによりＰＭＯＳトランジス
タ１はオフの状態となる。
【００１６】次に、半導体記憶部のＮＭＯＳトランジス
タ９が選択されているために、デジット線Ｄおよび接続
点Ｂの電位レベルは、インバータ５の反転レベルよりも
低いレベルにディスチャージされる。これにより、イン
バータ５の出力Ｃはハイレベルとして出力され、接続点
Ａの電位はインバータ５の反転レベルまで低下する。ま
たインバータ６の反転レベルをインバータ５の反転レベ
ルよりも高く設定しておくと、接続点Ａの電位レべルを
受けて、インバータ６の出力ＯＵＴはハイレベルにな
る。この状態の時点においては、センスアンプ回路にお
いては、メモリセルのデータが正しく読出される。ま
た、この時には、プリチャージ信号Ｐはハイレベルとな
っているため、ＰＭＯＳトランジスタ１はオフの状態と
なっており、センスアンプ回路には、図２に示されるよ
うに、電流Ｉ5 のみが流れている状態となる。
タ９が選択されているために、デジット線Ｄおよび接続
点Ｂの電位レベルは、インバータ５の反転レベルよりも
低いレベルにディスチャージされる。これにより、イン
バータ５の出力Ｃはハイレベルとして出力され、接続点
Ａの電位はインバータ５の反転レベルまで低下する。ま
たインバータ６の反転レベルをインバータ５の反転レベ
ルよりも高く設定しておくと、接続点Ａの電位レべルを
受けて、インバータ６の出力ＯＵＴはハイレベルにな
る。この状態の時点においては、センスアンプ回路にお
いては、メモリセルのデータが正しく読出される。ま
た、この時には、プリチャージ信号Ｐはハイレベルとな
っているため、ＰＭＯＳトランジスタ１はオフの状態と
なっており、センスアンプ回路には、図２に示されるよ
うに、電流Ｉ5 のみが流れている状態となる。
【００１７】入力端子ＹおよびＷ2 にハイレベルが入力
される場合には、半導体記憶部においてＮＭＯＳトラン
ジスタが存在しない所（図１における半導体欠落部１
０）が選択されて、Ｙセレクタ８が動作状態となる。ま
た、この時には、プリチャージ信号Ｐがロウレベルにて
入力される（Ｔ1 ）。この場合における各接続点におけ
る電位レベルは、図３に示されるように、接続点Ａ、Ｂ
およびデジット線Ｄの寄生容量１１に対する充電が開始
される。この時点においては、接続点Ｂの電位レベルが
インバータ５の反転レベルよりも低いために、接続点Ｆ
はハイレベルとなっている。デジット線Ｄおよび接続点
Ｂがインバータ５の反転レベルよりも高いレベルまで充
電されると、インバータ５の出力Ｃはロウレベルとな
り、ＮＭＯＳトランジスタ２がオフとなって接続点Ａは
ハイレベルとなる。従って、インバータ６により反転さ
れて出力される出力ＯＵＴは、ロウレベルで出力され
る。この時点（Ｔ2 ）において、プリチャージ信号Ｐは
ロウレベルからハイレべルに転移され、これにより、Ｐ
ＭＯＳトランジスタ１はオフの状態となる。
される場合には、半導体記憶部においてＮＭＯＳトラン
ジスタが存在しない所（図１における半導体欠落部１
０）が選択されて、Ｙセレクタ８が動作状態となる。ま
た、この時には、プリチャージ信号Ｐがロウレベルにて
入力される（Ｔ1 ）。この場合における各接続点におけ
る電位レベルは、図３に示されるように、接続点Ａ、Ｂ
およびデジット線Ｄの寄生容量１１に対する充電が開始
される。この時点においては、接続点Ｂの電位レベルが
インバータ５の反転レベルよりも低いために、接続点Ｆ
はハイレベルとなっている。デジット線Ｄおよび接続点
Ｂがインバータ５の反転レベルよりも高いレベルまで充
電されると、インバータ５の出力Ｃはロウレベルとな
り、ＮＭＯＳトランジスタ２がオフとなって接続点Ａは
ハイレベルとなる。従って、インバータ６により反転さ
れて出力される出力ＯＵＴは、ロウレベルで出力され
る。この時点（Ｔ2 ）において、プリチャージ信号Ｐは
ロウレベルからハイレべルに転移され、これにより、Ｐ
ＭＯＳトランジスタ１はオフの状態となる。
【００１８】また、半導体記憶部におけるＮＭＯＳトラ
ンジスタが存在しない所が選択されているために、各接
続点における電位レベルは、この状態が保持される。こ
の時には、ＰＭＯＳトランジスタ１がオフの状態となっ
ているために、センスアンプ回路７には、図１に示され
るように、電流Ｉ4 は零であり、電流Ｉ5 のみが流れる
状態となっている。
ンジスタが存在しない所が選択されているために、各接
続点における電位レベルは、この状態が保持される。こ
の時には、ＰＭＯＳトランジスタ１がオフの状態となっ
ているために、センスアンプ回路７には、図１に示され
るように、電流Ｉ4 は零であり、電流Ｉ5 のみが流れる
状態となっている。
【００１９】
【発明の効果】以上説明したように、本発明は、半導体
記憶部のデータ・サンプリングの期間においては、定常
的に流れる電流を、センスアンプ回路よりデータを出力
するために、デジット線のレベルを制御するインバータ
の電流のみに限定して抑制することにより、消費電流を
大幅に削減することができるという効果がある。
記憶部のデータ・サンプリングの期間においては、定常
的に流れる電流を、センスアンプ回路よりデータを出力
するために、デジット線のレベルを制御するインバータ
の電流のみに限定して抑制することにより、消費電流を
大幅に削減することができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例の各接続点等における動作レベルを示
す図である。
す図である。
【図３】本実施例の各接続点等における動作レベルを示
す図である。
す図である。
【図４】従来例を示す回路図である。
【図５】従来例の各接続点等における動作レベルを示す
図である。
図である。
【図６】従来例の各接続点等における動作レベルを示す
図である。
図である。
１、３、１２、１４、１７ ＰＭＯＳトランジスタ ２、４、８、９、１３、１５、１８、２１、２２ Ｎ
ＭＯＳトランジスタ ５、６、１６、１９ インバータ ７、２０ センスアンプ回路 １０、２３ 半導体欠落部 １１、２４ 寄生容量
ＭＯＳトランジスタ ５、６、１６、１９ インバータ ７、２０ センスアンプ回路 １０、２３ 半導体欠落部 １１、２４ 寄生容量
Claims (2)
- 【請求項１】 ソースが所定の電源に接続され、ゲート
が外部よりの制御信号入力に対応する入力端子に接続さ
れて、ドレインが接続点Ａに接続されるＰＭＯＳトラン
ジスタと、 ドレインが前記接続点Ａに接続され、ゲートが第１の論
理回路の出力端に接続されるとともに、ソースが、当該
第１の論理回路の入力端と、所定の半導体記憶部に含ま
れるメモリセルＮＭＯＳトランジスタのドレイン側との
共通接続点Ｂに接続されるＮＭＯＳトランジスタと、 入力端が前記接続点Ａに接続され、出力端が所定の出力
端子に接続される第２の論理回路と、 を備えることを特徴とするセンスアンプ回路。 - 【請求項２】 前記第１の論理回路が、ソースが所定の
電源に接続され、ゲートが当該第１の論理回路の入力端
に接続されて、ドレインが当該第１の論理回路の出力端
に接続されるＰＭＯＳトランジスタと、ドレインが前記
第１の論理回路の出力端に接続され、ゲートが当該第１
の論理回路の入力端に接続されて、ソースが接地電位に
接続されるＮＭＯＳトランジスタとにより形成され、前
記第２の論理回路がインバータにより形成される請求項
１記載のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13456392A JPH05325583A (ja) | 1992-05-27 | 1992-05-27 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13456392A JPH05325583A (ja) | 1992-05-27 | 1992-05-27 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325583A true JPH05325583A (ja) | 1993-12-10 |
Family
ID=15131262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13456392A Pending JPH05325583A (ja) | 1992-05-27 | 1992-05-27 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325583A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438038B2 (en) * | 1999-12-28 | 2002-08-20 | Kabushiki Kaisha Toshiba | Read circuit of nonvolatile semiconductor memory |
-
1992
- 1992-05-27 JP JP13456392A patent/JPH05325583A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438038B2 (en) * | 1999-12-28 | 2002-08-20 | Kabushiki Kaisha Toshiba | Read circuit of nonvolatile semiconductor memory |
| US6845047B2 (en) | 1999-12-28 | 2005-01-18 | Kabushiki Kaisha Toshiba | Read circuit of nonvolatile semiconductor memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990518 |