JPH05324018A - Ｐｃの制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 シーケンス命令を実行するＰＣの制御回路に
おいて、処理速度をより高速化する。 【構成】 プロセッサ１は、１実行サイクル中に同一ア
ドレスの２つのシーケンス命令を同時にシーケンスプロ
グラム用メモリ３から読み込み、かつ同実行サイクル中
に前回実行サイクルで読み込んだ２つのシーケンス命令
のデータをデュアルポートＲＡＭ２から読み込んで処理
する。これにより、１実行サイクル中に２つのシーケン
ス命令の読み込みと処理とを同時に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシーケンス命令を実行す
るＰＣ（プログラマブル・コントローラ）の制御回路に
関し、特にシーケンス命令の読み込みと処理とを同時に
行うことのできるＰＣの制御回路に関する。

【０００２】

【従来の技術】一般に、ＰＣでシーケンス命令を実行す
る場合には、ビットアドレス単位でデータ処理が行われ
ている。このため、制御回路には、ＰＣ専用のプロセッ
サが用いられることが多い。このＰＣで制御する機械点
数は年々増大しており、処理速度の高速化が重要となっ
ている。

【０００３】処理速度を高速にする方法としては、ま
ず、シーケンス命令や演算データを格納するメモリにア
クセスタイムが高速なものを使用し、シーケンス命令の
読み込み時間やデータ演算時間を短くする方法がある。
また、シーケンス命令を格納するメモリのデータ幅を広
くし、命令コードやオペランドの読み込みサイクルを短
くする方法がある。

【０００４】しかし、これらの方法だけでは、処理速度
にも限界がある。そこで、シーケンス命令を格納するメ
モリのバスと、演算データを格納するメモリのバスとを
分離してプロセッサと結合する方法が一般に用いられて
いる。

【０００５】図４は各メモリのバスを分離してプロセッ
サと結合させた従来のＰＣの制御回路の概略構成を示す
ブロック図である。プロセッサ２１はＰＣ専用に製造さ
れたものであり、ビットアドレス単位でデータを処理す
る。プロセッサ２１は、制御信号線Ｃ１、アドレスバス
Ａ１、およびデータバスＤ１を介して、ＲＡＭ２２およ
びインタフェース回路２４と結合されている。また、プ
ロセッサ２１は、制御信号線Ｃ２、アドレスバスＡ２、
およびデータバスＤ２を介してシーケンスプログラム用
メモリ２３と結合されている。

【０００６】次に、このような従来のＰＣの制御回路に
よるシーケンス命令の実行手順を示す。図５はラダープ
ログラムの一例を示す図である。ここで、ＷＡ〜ＷＦは
信号名称である。このラダープログラムをコーディング
すると以下のようになる。

【０００７】 ＲＤ ＷＡ ＡＮＤ．ＮＯＴ ＷＢ ＡＮＤ ＷＣ ＡＮＤ ＷＤ ＯＲ ＷＥ ＷＲＴ ＷＦ プロセッサ２１は、このシーケンスプログラムを命令番
号〜まで順番に実行していく。

【０００８】図６はこのラダープログラムを従来のＰＣ
の制御回路によって実行する場合の手順を示すタイムチ
ャートである。プロセッサ２１は、まず、命令番号の
シーケンス命令を１実行サイクル内にシーケンスプログ
ラム用メモリ２３から読み込んでくる（Ｆ）。そし
て、次の実行サイクルで命令番号のシーケンス命令を
実行し（Ｅ）、その一方で、命令番号のシーケンス
命令を読み込んでくる（Ｆ）。ここで、シーケンス命
令の実行とは、そのシーケンス命令に必要なデータをプ
ロセッサ２１がＲＡＭ２２から読み込み、さらにそれを
命令通りに演算処理することを言う。

【０００９】こうして、以下、命令番号まで同様の処
理が繰り返される。このように、従来のＰＣの制御回路
では、ＲＡＭ２２とシーケンスプログラム用メモリ２３
とを別のバスを介してプロセッサ２１と結合させること
により、プロセッサ２１では、シーケンス命令の読み込
みとその実行を１実行サイクル内で同時に行うようにし
ている。

【００１０】

【発明が解決しようとする課題】しかし、従来のＰＣの
制御回路では、１実行サイクル内では読み込みおよび実
行ともに一つのシーケンス命令しか取り扱うことができ
なかった。このため、処理速度に限界があった。

【００１１】そこで、さらに高速化を図る方法として、
シーケンスプログラム用メモリ２３のデータバスＤ２の
データ幅をシーケンス命令の語長の整数倍とし、プロセ
ッサ２１側にもそれに対応するデータバスを設けること
により、複数のシーケンス命令を同時に読み込んで実行
するようにする方法が考えられる。

【００１２】しかし、ＲＡＭ２２からのデータのアクセ
スは一つずつ順番にしか行えず、さらに、従来のプロセ
ッサ２１には、複数のデータの演算処理を同時に行う機
能が設けられていない。このため、シーケンス命令を複
数同時に読み込めても、実際に演算を行う場合には一つ
ずつしかデータを扱うことができない。特にＰＣにおい
ては、シーケンス命令の大半がデータメモリのアクセス
を必要とするので、データのアクセス時間が従来と同じ
では、高速化を期待することができない。

【００１３】本発明はこのような点に鑑みてなされたも
のであり、処理速度をより高速化することのできるＰＣ
の制御回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明では上記課題を解
決するために、シーケンス命令を実行するＰＣ（プログ
ラマブル・コントローラ）の制御回路において、同一ア
ドレスに複数のシーケンス命令が格納されるシーケンス
プログラム用メモリと、データが格納されたマルチポー
トＲＡＭと、１実行サイクル中に前記同一アドレスの複
数のシーケンス命令を同時に読み込み、かつ同実行サイ
クル中に前回実行サイクルで読み込んだ複数のシーケン
ス命令のデータを前記マルチポートＲＡＭから読み込ん
で処理するプロセッサと、を有することを特徴とするＰ
Ｃの制御回路が提供される。

【００１５】

【作用】プロセッサは、１実行サイクル中に同一アドレ
スの複数のシーケンス命令を同時にシーケンスプログラ
ム用メモリから読み込み、かつ同実行サイクル中に前回
実行サイクルで読み込んだ複数のシーケンス命令のデー
タをマルチポートＲＡＭから読み込んで処理する。これ
により、１実行サイクル中に複数のシーケンス命令の読
み込みと処理とを同時に行うことができる。

【００１６】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本実施例のＰＣの制御回路の概略構成を
示すブロック図である。本実施例のＰＣの制御回路は、
主にＰＣ専用のプロセッサ１、デュアルポートＲＡＭ
２、シーケンスプログラム用メモリ３、およびインタフ
ェース回路４から構成されている。

【００１７】デュアルポートＲＡＭ２は、一般市販され
ているＲＡＭの一種で、２つのポートＰ０およびポート
Ｐ１を有しており、２つのポートから同時にアクセスす
ることができる。ポートＰ０は、制御信号線ＣＳ１、ア
ドレスバスＡＢ１、およびデータバスＤＢ１を介してプ
ロセッサ１と結合されている。一方、ポートＰ１は、制
御信号線ＣＳ２、アドレスバスＡＢ２、およびデータバ
スＤＢ２を介してプロセッサ１およびインタフェース回
路４と結合されている。

【００１８】シーケンスプログラム用メモリ３には、同
一アドレスに２つのシーケンス命令が格納されている。
プロセッサ１は、シーケンスプログラム用メモリ３から
２つのシーケンス命令を同時に読み込むと、次の実行サ
イクルで各シーケンス命令で取り扱うデータをデュアル
ポートＲＡＭ２から同時に読み込む。ただし、２つのデ
ータを読み込む場合には、一方のデータをポートＰ０か
ら、他方のデータをポートＰ１から読み込む。

【００１９】プロセッサ１は、シーケンスプログラム用
メモリ３から読み込んだシーケンス命令が書き込み命令
の場合には、その命令に従ってデータをデュアルポート
ＲＡＭ２に書き込む。

【００２０】また、プロセッサ１は、図示されていない
スイッチ等からのデータをインタフェース回路４を介し
てデュアルポートＲＡＭ２に書き込む。さらに、プロセ
ッサ１は、デュアルポートＲＡＭ２内のデータをインタ
フェース回路４を介して図示されていないリレー等に送
る。このデュアルポートＲＡＭ２とインタフェース回路
４との間のデータのやり取りは、ポートＰ１によって行
われる。

【００２１】図２はプロセッサ１内部の構成を示すブロ
ック図である。プロセッサ１にはコントロール回路１１
が設けられており、プロセッサ１内の回路全体を制御す
る。コントロール回路１１は、１実行サイクル毎に同一
アドレスに格納された２つのシーケンス命令をシーケン
スプログラム用メモリ３からデータバスＤＢ３を介して
読み込む。

【００２２】コントロール回路１１は、シーケンスプロ
グラム用メモリ３から読み込んだ各シーケンス命令を解
読し、次の実行サイクルで、それぞれのシーケンス命令
で扱うデータをデュアルポートＲＡＭ２の各ポートＰ０
およびＰ１から読み込む。ここで、各データの読み込み
は、各制御信号線ＣＳ１およびＣＳ２にリード制御信号
を、また、各アドレスバスＡＢ１およびＡＢ２にアドレ
スデータを送ることにより実行される。

【００２３】これにより、デュアルポートＲＡＭ２から
は、データバスＤＢ１およびＤＢ２を介して２つのデー
タが同時にプロセッサ１に読み込まれる。なお、２つの
データの読み込みは、実行順番の早い方のデータがポー
トＰ０のデータバスＤＢ１から、遅い方のデータがポー
トＰ１のデータバスＤＢ２から読み込まれる。データバ
スＤＢ１から読み込まれたデータはマルチプレクサ（Ｍ
ＵＸ）１２に、データバスＤＢ２から読み込まれたデー
タはマルチプレクサ（ＭＵＸ）１３に、それぞれ送られ
る。

【００２４】コントロール回路１１は、各マルチプレク
サ１２および１３にそれぞれデータが送られると、まず
マルチプレクサ１２にビットアドレス選択信号を送り、
適度なタイミングを計ってからマルチプレクサ１３にビ
ットアドレス選択信号を送る。

【００２５】また、コントロール回路１１は、シーケン
スプログラム用メモリ３から読み込んだ各シーケンス命
令を解読し、演算器（ＡＬＵ）１４および演算器（ＡＬ
Ｕ）１５のそれぞれに、ＡＮＤ、ＯＲの演算を行うため
の演算指令信号を送る。ただし、ここでは、演算指令信
号は先に演算器１４に送られる。

【００２６】さらに、コントロール回路１１は、シーケ
ンスプログラム用メモリ３から読み込んだシーケンス命
令に書き込み命令がある場合には、データ置換回路１７
またはデータ置換回路１８にデータ書き込み信号を送
る。

【００２７】このように、各回路に演算指令を送る一方
で、コントロール回路１１は次のシーケンス命令をシー
ケンスプログラム用メモリ３から読み込む。すなわち、
コントロール回路１１は、１実行サイクル中にシーケン
ス命令を読み込むと同時に、前回の実行サイクルで読み
込んだシーケンス命令を実行する。

【００２８】マルチプレクサ１２には、データバスＤＢ
１を介して例えば１６ビットのデータが入力される。マ
ルチプレクサ１２は、コントロール回路１１からビット
アドレス選択信号を受け取ると、指定されたビットアド
レスにあるビットデータのみを取り出して演算器１４に
送る。

【００２９】一方、マルチプレクサ１３には、データバ
スＤＢ２を介して同じく１６ビットのデータが入力され
る。マルチプレクサ１３は、コントロール回路１１から
ビットアドレス選択信号を受け取ると、指定されたビッ
トアドレスにあるビットデータのみを取り出して演算器
１５に送る。

【００３０】演算器１４は、コントロール回路１１から
の演算指令信号に従って、マルチプレクサ１２から送ら
れるビットデータと後述のアキュームレータ（ＡＣＣ）
１６からの最終演算結果データとを演算し、その演算結
果データを演算器１５に送る。

【００３１】演算器１５は、コントロール回路１１から
の演算指令信号に従って、マルチプレクサ１３から送ら
れるビットデータと演算器１４から送られる演算データ
とを演算し、その最終演算結果データをアキュームレー
タ１６に送る。

【００３２】アキュームレータ１６は、この最終演算結
果データを受け取ると、新たな最終演算結果データが送
られるまでその値を保持し、その間、演算器１４、デー
タ置換回路１７およびデータ置換回路１８に送る。

【００３３】データ置換回路１７は、コントロール回路
１１からデータ書き込み信号が送られると、最終演算結
果データを他の演算しないビットと合成してデータバス
ＤＢ１に出力する。すなわち、演算処理が１ビットずつ
処理するのに伴い、他のビットはそのまま演算しない状
態で読み出し、演算処理したビットと同時に該当するア
ドレスに書き込む。また、データ置換回路１８において
も同様の処理がなされ、新しいデータがデータバスＤＢ
２に出力される。

【００３４】次に、このようなプロセッサ１を有する本
実施例のＰＣの制御回路によるシーケンス・プログラム
の実行手順を説明する。なお、ここでは、従来技術の説
明で使用した図５のラダープログラムを一例としてその
実行手順を説明する。

【００３５】図５のラダープログラムをコーディングす
ると、以下のようになる。 ＲＤ ＷＡ ＡＮＤ．ＮＯＴ ＷＢ ＡＮＤ ＷＣ ＡＮＤ ＷＤ ＯＲ ＷＥ ＷＲＴ ＷＦ これらのラダープログラムは、シーケンスプログラム用
メモリ３内では、１アドレスに２つのシーケンス命令が
格納されている。すなわち、命令番号ととが同一ア
ドレスに、同じく命令番号と、命令番号ととが
それぞれ同一アドレスに格納されている。

【００３６】図３はこのラダープログラムを本実施例の
ＰＣの制御回路によって実行する場合の手順を示すタイ
ムチャートである。プロセッサ１は、まず、命令番号
とのシーケンス命令を１実行サイクル内にシーケンス
プログラム用メモリ３から読み込んでくる（Ｆ）。
そして、次の実行サイクルで命令番号およびのシー
ケンス命令を実行し（Ｅ）、その一方で、命令番号
およびのシーケンス命令を読み込んでくる（Ｆ
）。

【００３７】命令番号およびのシーケンス命令を読
み込むと、次の実行サイクルではこれらを実行し（Ｅ
）、その一方で、命令番号およびのシーケンス命
令を読み込む（Ｆ）。ここで、命令番号のシーケ
ンス命令は、書き込み命令であるので、次の実行サイク
ルでは命令番号のシーケンス命令のみを実行する（Ｅ
）。そして、命令番号を実行した後の実行サイクル
で命令番号のシーケンス命令を実行する。

【００３８】このように、本実施例では、データメモリ
としてデュアルポートＲＡＭ２を用い、シーケンスプロ
グラム用メモリ３には同一アドレス中に２つのシーケン
ス命令を格納するようにし、さらに、プロセッサ１の機
能として、同一アドレスに含まれた２つのシーケンス命
令を次の実行サイクル中に同時に実行するようにしたの
で、処理速度の高速化を図ることができる。

【００３９】なお、本実施例では、マルチポートＲＡＭ
としてデュアルポートＲＡＭ２を用いたが、３つ以上の
ポートを有するＲＡＭであっても本発明を実施すること
が可能である。すなわち、１アドレス中のシーケンス命
令をマルチポートＲＡＭのポートの数と同じにし、さら
にプロセッサ１の１実行サイクル中の処理データ数も同
一となるように設計すればよい。

【００４０】

【発明の効果】以上説明したように本発明では、一つの
プロセッサで１実行サイクル中に複数のシーケンス命令
の読み込みと処理とを同時に行うようにしたので、処理
速度の高速化を図ることができる。

【図面の簡単な説明】

【図１】本実施例のＰＣの制御回路の概略構成を示すブ
ロック図である。

【図２】プロセッサ内部の構成を示すブロック図であ
る。

【図３】ラダープログラムを本実施例のＰＣの制御回路
によって実行する場合の手順を示すタイムチャートであ
る。

【図４】従来のＰＣの制御回路の概略構成を示すブロッ
ク図である。

【図５】ラダープログラムの一例を示す図である。

【図６】ラダープログラムを従来のＰＣの制御回路によ
って実行する場合の手順を示すタイムチャートである。

【符号の説明】

１ プロセッサ ２ デュアルポートＲＡＭ ３ シーケンスプログラム用メモリ ４ インタフェース回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 シーケンス命令を実行するＰＣ（プログ
   ラマブル・コントローラ）の制御回路において、 同一アドレスに複数のシーケンス命令が格納されるシー
   ケンスプログラム用メモリと、 データが格納されたマルチポートＲＡＭと、 １実行サイクル中に前記同一アドレスの複数のシーケン
   ス命令を同時に読み込み、かつ同実行サイクル中に前回
   実行サイクルで読み込んだ複数のシーケンス命令のデー
   タを前記マルチポートＲＡＭから読み込んで処理するプ
   ロセッサと、 を有することを特徴とするＰＣの制御回路。
2. 【請求項２】 前記プロセッサ内部には、前記同一アド
   レスの複数のシーケンス命令と同数であり、かつ前記シ
   ーケンス命令の順番に従って直列に演算を行うように配
   列された演算器を有することを特徴とする請求項１記載
   のＰＣの制御回路。