JPH05315950A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH05315950A JPH05315950A JP4121681A JP12168192A JPH05315950A JP H05315950 A JPH05315950 A JP H05315950A JP 4121681 A JP4121681 A JP 4121681A JP 12168192 A JP12168192 A JP 12168192A JP H05315950 A JPH05315950 A JP H05315950A
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- JP
- Japan
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- signal
- output signal
- circuit
- pulse
- output
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- 230000000630 rising effect Effects 0.000 claims description 9
- 230000010355 oscillation Effects 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ロック状態によって電圧制御発振器の自動切
り換えを行うＰＬＬ回路の提供を目的とする。 【構成】 エッジ検出器７，８でパルス入力信号Ｐ
iと、分周器６の出力信号ｅのエッジを検出し、ＥＸＯ
Ｒ回路９でエッジ検出器７，８の出力信号ｈ，ｉを比較
し、フリップフロップ１０でＥＸＯＲ回路の出力信号ｊ
をパルス出力信号Ｐ oに同期させ、カウンタ１１でフリ
ップフロップ１０の出力信号ｋのハイレベル期間をカウ
ントし、ＶＣＯ切り換え信号発生回路１２でカウンタ１
１の出力信号ｌの値によってＰＬＬのロック状態を判別
し、ＶＣＯ３，４を切り換える構成を有する。
り換えを行うＰＬＬ回路の提供を目的とする。 【構成】 エッジ検出器７，８でパルス入力信号Ｐ
iと、分周器６の出力信号ｅのエッジを検出し、ＥＸＯ
Ｒ回路９でエッジ検出器７，８の出力信号ｈ，ｉを比較
し、フリップフロップ１０でＥＸＯＲ回路の出力信号ｊ
をパルス出力信号Ｐ oに同期させ、カウンタ１１でフリ
ップフロップ１０の出力信号ｋのハイレベル期間をカウ
ントし、ＶＣＯ切り換え信号発生回路１２でカウンタ１
１の出力信号ｌの値によってＰＬＬのロック状態を判別
し、ＶＣＯ３，４を切り換える構成を有する。
Description
【０００１】
【産業上の利用分野】本発明は、発振周波数帯域の異な
る電圧制御発振器を複数個使用するＰＬＬ回路に関す
る。
る電圧制御発振器を複数個使用するＰＬＬ回路に関す
る。
【０００２】
【従来の技術】従来のＰＬＬ回路において、広い周波数
範囲の入力信号を取り扱う場合、電圧制御発振器（以下
ＶＣＯという）が１個では対応できないので発振周波数
の異なる複数個のＶＣＯを使用している。そして、その
ＶＣＯは手動で切り換えていた。
範囲の入力信号を取り扱う場合、電圧制御発振器（以下
ＶＣＯという）が１個では対応できないので発振周波数
の異なる複数個のＶＣＯを使用している。そして、その
ＶＣＯは手動で切り換えていた。
【０００３】以下に従来のＶＣＯ切り換え（発振周波数
帯域の異なるＶＣＯを２個使ったＰＬＬ回路の場合）に
ついて、図２を用いて説明する。図において、１はパル
ス入力信号Ｐiと分周器出力信号ｅとの位相を比較し
て、位相誤差信号ａを出力する位相比較器、２はその位
相誤差信号ａを積分して位相誤差電圧ｂに変換するロー
パスフィルタ（以下ＬＰＦという）、３，４は位相誤差
電圧ｂによって周波数が制御されるＶＣＯ（ただし、発
振周波数帯域が異なる）、５はＶＣＯ３，４の出力信号
ｃ，ｄの論理和をとり発振しているＶＣＯの出力信号を
出力するＯＲ回路、６はパルス出力信号Ｐoをｎ分の１
に分周して位相比較器１に戻す分周器、１３はインバー
タ、１４はＶＣＯ３と４を切り換えるスイッチ、１５は
プルアップ抵抗である。
帯域の異なるＶＣＯを２個使ったＰＬＬ回路の場合）に
ついて、図２を用いて説明する。図において、１はパル
ス入力信号Ｐiと分周器出力信号ｅとの位相を比較し
て、位相誤差信号ａを出力する位相比較器、２はその位
相誤差信号ａを積分して位相誤差電圧ｂに変換するロー
パスフィルタ（以下ＬＰＦという）、３，４は位相誤差
電圧ｂによって周波数が制御されるＶＣＯ（ただし、発
振周波数帯域が異なる）、５はＶＣＯ３，４の出力信号
ｃ，ｄの論理和をとり発振しているＶＣＯの出力信号を
出力するＯＲ回路、６はパルス出力信号Ｐoをｎ分の１
に分周して位相比較器１に戻す分周器、１３はインバー
タ、１４はＶＣＯ３と４を切り換えるスイッチ、１５は
プルアップ抵抗である。
【０００４】以上のような構成要素をもつＰＬＬ回路に
ついて各構成要素の相互の関係と動作を説明する。位相
比較器１でパルス入力信号Ｐiと分周器出力信号ｅとを
位相比較して、位相誤差信号ａを出力する。ＬＰＦ２で
その位相誤差信号ａを積分して位相誤差電圧ｂに変換す
る。ＶＣＯ３，４は位相誤差電圧ｂによって所定周波数
の信号を発振させる。ＯＲ回路５はＶＣＯ３，４の出力
信号ｃ，ｄの論理和をとり発振している側のＶＣＯの出
力信号を出力する。分周器６はパルス出力信号Ｐoをｎ
分の１に分周して位相比較器１に戻している。
ついて各構成要素の相互の関係と動作を説明する。位相
比較器１でパルス入力信号Ｐiと分周器出力信号ｅとを
位相比較して、位相誤差信号ａを出力する。ＬＰＦ２で
その位相誤差信号ａを積分して位相誤差電圧ｂに変換す
る。ＶＣＯ３，４は位相誤差電圧ｂによって所定周波数
の信号を発振させる。ＯＲ回路５はＶＣＯ３，４の出力
信号ｃ，ｄの論理和をとり発振している側のＶＣＯの出
力信号を出力する。分周器６はパルス出力信号Ｐoをｎ
分の１に分周して位相比較器１に戻している。
【０００５】ＶＣＯの発振周波数帯域は有限であるか
ら、広い周波数帯域の信号を扱いたいときには１個のＶ
ＣＯでは対応できない。そこで、発振周波数の異なる複
数個のＶＣＯを使用して、切り換える。マニュアルのス
イッチ１４をオンにするとＶＣＯ３のゲートにはハイレ
ベルの信号ｇが加わり、ＶＣＯ４のゲートにはロウレベ
ルの信号ｆが加わる。この場合、ＶＣＯ３が発振し、Ｖ
ＣＯ４は動作しない。スイッチ１４をオフにするとＶＣ
Ｏ３のゲートはロウレベルとなり、ＶＣＯ４のゲートは
ハイレベルとなり、ＶＣＯ４が発振し、ＶＣＯ３は動作
しない。このようにしてＶＣＯを切り換えている。
ら、広い周波数帯域の信号を扱いたいときには１個のＶ
ＣＯでは対応できない。そこで、発振周波数の異なる複
数個のＶＣＯを使用して、切り換える。マニュアルのス
イッチ１４をオンにするとＶＣＯ３のゲートにはハイレ
ベルの信号ｇが加わり、ＶＣＯ４のゲートにはロウレベ
ルの信号ｆが加わる。この場合、ＶＣＯ３が発振し、Ｖ
ＣＯ４は動作しない。スイッチ１４をオフにするとＶＣ
Ｏ３のゲートはロウレベルとなり、ＶＣＯ４のゲートは
ハイレベルとなり、ＶＣＯ４が発振し、ＶＣＯ３は動作
しない。このようにしてＶＣＯを切り換えている。
【０００６】
【発明が解決しようとする課題】しかしながら上記の構
成では、パルス入力信号の周波数が急に変化した場合、
それと同時にＰＬＬがロックしているかどうかを判断し
てＶＣＯを切り換えなければならないが、マニュアルで
はすぐには対処することはほとんど不可能である。さら
に、ＰＬＬのロック状態を絶えず監視していなければな
らない欠点があった。
成では、パルス入力信号の周波数が急に変化した場合、
それと同時にＰＬＬがロックしているかどうかを判断し
てＶＣＯを切り換えなければならないが、マニュアルで
はすぐには対処することはほとんど不可能である。さら
に、ＰＬＬのロック状態を絶えず監視していなければな
らない欠点があった。
【０００７】本発明は上述の欠点を解決するもので、パ
ルス入力信号の周波数が急に変化した場合に、ＰＬＬの
ロック状態を直ちに判別して自動的にＶＣＯを切り換え
るＶＣＯ自動切り換え回路付きのＰＬＬ回路を提供する
ことを目的とする。
ルス入力信号の周波数が急に変化した場合に、ＰＬＬの
ロック状態を直ちに判別して自動的にＶＣＯを切り換え
るＶＣＯ自動切り換え回路付きのＰＬＬ回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明のＰＬＬ回路は、信号の立ち上がり（または立
ち下がり）を検出するエッジ検出器と、排他的ＯＲ回路
を用い、パルス入力信号と分周器出力信号との位相を比
較することによってＰＬＬのロック状態を判別し、ＰＬ
Ｌがロックするまでの微少時間にＶＣＯが切り換わらな
いようにするため、フリップフロップとカウンタによる
保護回路を設け、ＶＣＯ切り換え信号発生回路でカウン
タの出力信号によってＶＣＯを切り換える信号を発生す
る構成を有する。
に本発明のＰＬＬ回路は、信号の立ち上がり（または立
ち下がり）を検出するエッジ検出器と、排他的ＯＲ回路
を用い、パルス入力信号と分周器出力信号との位相を比
較することによってＰＬＬのロック状態を判別し、ＰＬ
Ｌがロックするまでの微少時間にＶＣＯが切り換わらな
いようにするため、フリップフロップとカウンタによる
保護回路を設け、ＶＣＯ切り換え信号発生回路でカウン
タの出力信号によってＶＣＯを切り換える信号を発生す
る構成を有する。
【０００９】
【作用】本発明は上記した構成によって、パルス入力信
号の周波数が急に変化した場合に、ＰＬＬのロック状態
を直ちに判別して自動的にＶＣＯを切り換えるように作
用する。
号の周波数が急に変化した場合に、ＰＬＬのロック状態
を直ちに判別して自動的にＶＣＯを切り換えるように作
用する。
【００１０】
【実施例】以下、本発明について図面を参照しながら説
明する。
明する。
【００１１】図１は、本発明の一実施例におけるＰＬＬ
回路のブロック図である。図において、１〜６，１３は
従来例と同様である。７はパルス入力信号Ｐiの立ち上
がり（または立ち下がり）を検出してパルスを出力する
エッジ検出器、８は分周器６の出力信号ｅの立ち上がり
（または立ち下がり）を検出してパルスを出力するエッ
ジ検出器、９はエッジ検出器７の出力信号ｈとエッジ検
出器８の出力信号ｉとを比較する排他的ＯＲ回路（ＥＸ
ＯＲ回路）、１０はＥＸＯＲ回路９の出力信号ｊをパル
ス出力信号Ｐoに同期させるフリップフロップ、１１は
フリップフロップ１０の出力信号ｋのハイレベルの期間
を一定期間カウントするカウンタ、１２はカウンタ１１
の出力信号によってＶＣＯを切り換える信号を発生する
ＶＣＯ切り換え信号発生回路である。
回路のブロック図である。図において、１〜６，１３は
従来例と同様である。７はパルス入力信号Ｐiの立ち上
がり（または立ち下がり）を検出してパルスを出力する
エッジ検出器、８は分周器６の出力信号ｅの立ち上がり
（または立ち下がり）を検出してパルスを出力するエッ
ジ検出器、９はエッジ検出器７の出力信号ｈとエッジ検
出器８の出力信号ｉとを比較する排他的ＯＲ回路（ＥＸ
ＯＲ回路）、１０はＥＸＯＲ回路９の出力信号ｊをパル
ス出力信号Ｐoに同期させるフリップフロップ、１１は
フリップフロップ１０の出力信号ｋのハイレベルの期間
を一定期間カウントするカウンタ、１２はカウンタ１１
の出力信号によってＶＣＯを切り換える信号を発生する
ＶＣＯ切り換え信号発生回路である。
【００１２】以上のような構成要素をもつＰＬＬ回路に
ついて、各構成要素の相互の関係と動作を説明する。位
相比較器１でパルス入力信号Ｐiと分周器６の出力信号
ｅとを位相比較して、位相誤差信号ａを出力する。ＬＰ
Ｆ２でその位相誤差信号ａを積分して位相誤差電圧ｂに
変換する。ＶＣＯ３，４は位相誤差電圧ｂによって所定
周波数の信号を発振する。ＯＲ回路５はＶＣＯ３，４出
力信号ｃ，ｄの論理和をとり発振しているＶＣＯの出力
信号を出力する。分周器６はパルス出力信号Ｐ oをｎ分
の１に分周して位相比較器１に戻している。
ついて、各構成要素の相互の関係と動作を説明する。位
相比較器１でパルス入力信号Ｐiと分周器６の出力信号
ｅとを位相比較して、位相誤差信号ａを出力する。ＬＰ
Ｆ２でその位相誤差信号ａを積分して位相誤差電圧ｂに
変換する。ＶＣＯ３，４は位相誤差電圧ｂによって所定
周波数の信号を発振する。ＯＲ回路５はＶＣＯ３，４出
力信号ｃ，ｄの論理和をとり発振しているＶＣＯの出力
信号を出力する。分周器６はパルス出力信号Ｐ oをｎ分
の１に分周して位相比較器１に戻している。
【００１３】ＶＣＯの発振周波数帯域は有限であるか
ら、広い周波数帯域の信号を扱いたいときには１個のＶ
ＣＯでは対応できない。そこで、発振周波数の異なる複
数個のＶＣＯを使用して、切り換える。
ら、広い周波数帯域の信号を扱いたいときには１個のＶ
ＣＯでは対応できない。そこで、発振周波数の異なる複
数個のＶＣＯを使用して、切り換える。
【００１４】エッジ検出器７はパルス入力信号Ｐiの立
ち上がり（または立ち下がり）を検出してパルス出力信
号Ｐoに同期した一定時間幅のパルスを出力している。
また、エッジ検出器８は分周器出力信号ｅの立ち上がり
（または立ち下がり）を検出してパルス出力信号Ｐoに
同期した一定時間幅のパルスを出力している。ＥＸＯＲ
回路９はエッジ検出器７の出力信号ｈとエッジ検出器８
の出力信号ｉとを比較して一致しておればロウレベル、
一致していなければハイレベルの信号を出力している。
フリップフロップ１０はＥＸＯＲ回路９の出力信号ｊを
パルス出力信号Ｐoに同期した信号にしている。カウン
タ１１はフリップフロップ１０の出力信号ｋのハイレベ
ルの期間をカウントしている。ＶＣＯ切り換え信号発生
回路１２はカウンタ１１の出力信号ｌによって、設定値
まではそのまま前の状態の信号を出力し、設定値を超え
ると前の状態の逆の信号を出力する。そうすることによ
って、ＶＣＯ３，４の切り換えを制御する。ＶＣＯ切り
換え信号発生部１２からロウレベルの信号が出力される
とＶＣＯ３のゲートはハイレベルとなり、ＶＣＯ４のゲ
ートはロウレベルとなる。この場合、ＶＣＯ３が発振
し、ＶＣＯ４は動作しない。反対にＶＣＯ切り換え信号
発生回路１２からハイレベルの信号が出力されるとＶＣ
Ｏ３のゲートはロウレベルとなり、ＶＣＯ４のゲートは
ハイレベルとなって、ＶＣＯ４が発振し、ＶＣＯ３は動
作しない。このようにＶＣＯが切り換えられる。
ち上がり（または立ち下がり）を検出してパルス出力信
号Ｐoに同期した一定時間幅のパルスを出力している。
また、エッジ検出器８は分周器出力信号ｅの立ち上がり
（または立ち下がり）を検出してパルス出力信号Ｐoに
同期した一定時間幅のパルスを出力している。ＥＸＯＲ
回路９はエッジ検出器７の出力信号ｈとエッジ検出器８
の出力信号ｉとを比較して一致しておればロウレベル、
一致していなければハイレベルの信号を出力している。
フリップフロップ１０はＥＸＯＲ回路９の出力信号ｊを
パルス出力信号Ｐoに同期した信号にしている。カウン
タ１１はフリップフロップ１０の出力信号ｋのハイレベ
ルの期間をカウントしている。ＶＣＯ切り換え信号発生
回路１２はカウンタ１１の出力信号ｌによって、設定値
まではそのまま前の状態の信号を出力し、設定値を超え
ると前の状態の逆の信号を出力する。そうすることによ
って、ＶＣＯ３，４の切り換えを制御する。ＶＣＯ切り
換え信号発生部１２からロウレベルの信号が出力される
とＶＣＯ３のゲートはハイレベルとなり、ＶＣＯ４のゲ
ートはロウレベルとなる。この場合、ＶＣＯ３が発振
し、ＶＣＯ４は動作しない。反対にＶＣＯ切り換え信号
発生回路１２からハイレベルの信号が出力されるとＶＣ
Ｏ３のゲートはロウレベルとなり、ＶＣＯ４のゲートは
ハイレベルとなって、ＶＣＯ４が発振し、ＶＣＯ３は動
作しない。このようにＶＣＯが切り換えられる。
【００１５】以上のように本実施例によれば、パルス入
力信号Ｐiの立ち上がり（または立ち下がり）を検出し
てパルス出力信号Ｐoに同期した一定時間幅のパルスを
出力するエッジ検出器７と、分周器出力信号ｅの立ち上
がり（または立ち下がり）を検出してパルス出力信号Ｐ
oに同期した一定時間幅のパルスを出力するエッジ検出
器８と、エッジ検出器７の出力信号ｈとエッジ検出器８
の出力信号ｉとを比較して一致しておればロウレベル、
一致していなければハイレベルの信号を出力するＥＸＯ
Ｒ回路９と、ＥＸＯＲ回路９の出力信号ｊをパルス出力
信号Ｐoに同期した信号にするフリップフロップ１０
と、フリップフロップ出力信号ｋのハイレベルの期間を
カウントするカウンタ１１と、カウンタ１１出力信号ｌ
によって、設定値まではそのまま前の状態の信号を出力
し、設定値を超えると前の状態の逆の信号を出力するＶ
ＣＯ切り換え信号発生回路１２を設けてあるので、パル
ス入力信号の周波数が急に変化した場合でも、ＰＬＬの
ロック状態を直ちに判別して自動的にＶＣＯを切り換
え、常に同期のかかった状態を保持できる。
力信号Ｐiの立ち上がり（または立ち下がり）を検出し
てパルス出力信号Ｐoに同期した一定時間幅のパルスを
出力するエッジ検出器７と、分周器出力信号ｅの立ち上
がり（または立ち下がり）を検出してパルス出力信号Ｐ
oに同期した一定時間幅のパルスを出力するエッジ検出
器８と、エッジ検出器７の出力信号ｈとエッジ検出器８
の出力信号ｉとを比較して一致しておればロウレベル、
一致していなければハイレベルの信号を出力するＥＸＯ
Ｒ回路９と、ＥＸＯＲ回路９の出力信号ｊをパルス出力
信号Ｐoに同期した信号にするフリップフロップ１０
と、フリップフロップ出力信号ｋのハイレベルの期間を
カウントするカウンタ１１と、カウンタ１１出力信号ｌ
によって、設定値まではそのまま前の状態の信号を出力
し、設定値を超えると前の状態の逆の信号を出力するＶ
ＣＯ切り換え信号発生回路１２を設けてあるので、パル
ス入力信号の周波数が急に変化した場合でも、ＰＬＬの
ロック状態を直ちに判別して自動的にＶＣＯを切り換
え、常に同期のかかった状態を保持できる。
【００１６】なお、本実施例においては説明の便宜上Ｖ
ＣＯ２個の場合について述べたが、ＶＣＯを３個以上用
いた場合についても有効であることはいうまでもない。
ＣＯ２個の場合について述べたが、ＶＣＯを３個以上用
いた場合についても有効であることはいうまでもない。
【００１７】
【発明の効果】以上の実施例から明らかなように本発明
によれば、複数個のＶＣＯを自動的に切り換える回路を
設けてあるので、広い周波数帯域の信号を扱う場合で
も、常時ロックのかかった状態を保持できるＰＬＬ回路
を提供できる。
によれば、複数個のＶＣＯを自動的に切り換える回路を
設けてあるので、広い周波数帯域の信号を扱う場合で
も、常時ロックのかかった状態を保持できるＰＬＬ回路
を提供できる。
【図１】本発明の一実施例におけるＰＬＬ回路の構成を
示すブロック図
示すブロック図
【図２】従来のＰＬＬ回路の構成を示すブロック図
１ 位相比較器 ２ ローパスフィルタ ３，４ ＶＣＯ ５ ＯＲ回路 ６ 分周器 ７，８ エッジ検出器 ９ 排他的ＯＲ回路 １０ フリップフロップ １１ カウンタ １２ ＶＣＯ切り換え信号発生回路
Claims (1)
- 【請求項１】パルス入力信号と分周器出力信号の位相を
比較する位相比較器と、前記位相比較器の出力側に接続
されたローパスフィルタと、前記ローパスフィルタから
出力される位相誤差電圧によって制御される複数個の発
振周波数帯域の異なる電圧制御発振器と、発振している
電圧制御発振器の出力信号を出力するＯＲ回路と、前記
ＯＲ回路の出力信号を分周する分周器と、前記パルス入
力信号の立ち上がりまたは立ち下がりを検出してパルス
出力信号に同期した一定時間幅のパルスを出力する第１
のエッジ検出器と、前記分周器の出力信号の立ち上がり
または立ち下がりを検出してパルス出力信号に同期した
一定時間幅のパルスを出力する第２のエッジ検出器と、
前記第１と第２のエッジ検出器の出力信号を入力とする
排他的ＯＲ回路と、前記排他的ＯＲ回路の出力信号をパ
ルス出力信号に同期した信号にするフリップフロップ
と、前記フリップフロップの出力信号のハイレベルの期
間をカウントするカウンタと、前記カウンタの出力信号
によって設定値まではそのまま前の状態の信号を出力
し、設定値を超えると前の状態の逆の信号を出力する電
圧制御発振器切り換え信号発生回路とを備えたＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121681A JPH05315950A (ja) | 1992-05-14 | 1992-05-14 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121681A JPH05315950A (ja) | 1992-05-14 | 1992-05-14 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315950A true JPH05315950A (ja) | 1993-11-26 |
Family
ID=14817244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121681A Pending JPH05315950A (ja) | 1992-05-14 | 1992-05-14 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315950A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000018014A1 (fr) * | 1998-09-17 | 2000-03-30 | Hitachi, Ltd. | Circuit a boucle a phase asservie et terminal de communication radio utilisant une boucle a phase asservie |
| CN100420153C (zh) * | 2002-08-23 | 2008-09-17 | 联发科技股份有限公司 | 锁相环路 |
| GB2505705A (en) * | 2012-09-10 | 2014-03-12 | St Microelectronics Res & Dev | Circuit for combining signals comprising a plurality of edge detectors |
-
1992
- 1992-05-14 JP JP4121681A patent/JPH05315950A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000018014A1 (fr) * | 1998-09-17 | 2000-03-30 | Hitachi, Ltd. | Circuit a boucle a phase asservie et terminal de communication radio utilisant une boucle a phase asservie |
| KR100687146B1 (ko) * | 1998-09-17 | 2007-02-27 | 가부시키가이샤 히타치세이사쿠쇼 | Ｐｌｌ 회로 및 그것을 이용한 무선 통신 단말 기기 |
| US7333779B2 (en) | 1998-09-17 | 2008-02-19 | Renesas Technology Corp. | PLL circuit and radio communication terminal apparatus using the same |
| CN100420153C (zh) * | 2002-08-23 | 2008-09-17 | 联发科技股份有限公司 | 锁相环路 |
| GB2505705A (en) * | 2012-09-10 | 2014-03-12 | St Microelectronics Res & Dev | Circuit for combining signals comprising a plurality of edge detectors |
| US9007118B2 (en) | 2012-09-10 | 2015-04-14 | STMicroelctronics (Research & Development) Limited | Circuit for combining signals |
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