JPH05308050A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05308050A JPH05308050A JP4112473A JP11247392A JPH05308050A JP H05308050 A JPH05308050 A JP H05308050A JP 4112473 A JP4112473 A JP 4112473A JP 11247392 A JP11247392 A JP 11247392A JP H05308050 A JPH05308050 A JP H05308050A
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】フロントゲートとバックゲートの位置を正確に
合わせることができるダブルゲート構造の半導体装置の
製造方法を提供することを目的とする。 【構成】チャネル層１７の下面側に、光反射層１５が形
成されたバックゲート１６を形成し、チャネル層１７の
上面側にフロントゲート用導電層２２及びレジスト層２
３を形成し、上方から光を照射して、光反射層１５での
反射光によりバックゲート１６に対応するレジスト層２
３の対応領域のみに光を強く照射し、レジスト層２３を
バックゲート１６の対応領域のみが残存するようにパタ
ーニングし、このレジスト層２３をマスクとしてフロン
トゲート用導電層２２をパターニングしてフロントゲー
ト１９を形成する。
合わせることができるダブルゲート構造の半導体装置の
製造方法を提供することを目的とする。 【構成】チャネル層１７の下面側に、光反射層１５が形
成されたバックゲート１６を形成し、チャネル層１７の
上面側にフロントゲート用導電層２２及びレジスト層２
３を形成し、上方から光を照射して、光反射層１５での
反射光によりバックゲート１６に対応するレジスト層２
３の対応領域のみに光を強く照射し、レジスト層２３を
バックゲート１６の対応領域のみが残存するようにパタ
ーニングし、このレジスト層２３をマスクとしてフロン
トゲート用導電層２２をパターニングしてフロントゲー
ト１９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にキャリ
アが流れるチャネル層の両側にゲートが形成されている
ダブルゲート構造の半導体装置及びその製造方法に関す
る。
アが流れるチャネル層の両側にゲートが形成されている
ダブルゲート構造の半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置の高速化、高密度化の
要求に応えるために種々の構造の半導体装置が提案され
ている。そのような提案された半導体装置のひとつに、
チャネル層の両側にゲートが形成されたダブルゲート構
造の半導体装置がある。ダブルゲート構造の半導体装置
はチャネル層全体が空乏化するため、高速動作をするこ
とがシュミレーションより明らかになっており、その製
造が困難であるにお関わらず、早期実現が期待されてい
る。
要求に応えるために種々の構造の半導体装置が提案され
ている。そのような提案された半導体装置のひとつに、
チャネル層の両側にゲートが形成されたダブルゲート構
造の半導体装置がある。ダブルゲート構造の半導体装置
はチャネル層全体が空乏化するため、高速動作をするこ
とがシュミレーションより明らかになっており、その製
造が困難であるにお関わらず、早期実現が期待されてい
る。
【０００３】従来のダブルゲート構造の半導体装置を図
５を用いて説明する。支持基板１０上にＢＰＳＧ膜１１
とＣＶＤ酸化膜１２が設けられ、このＣＶＤ酸化膜１２
上にバックゲート酸化膜１４を介してシリコン層１７が
設けられている。シリコン層１７下面側のＣＶＤ酸化膜
１２中には、バックゲート酸化膜１４を介してバックゲ
ート１６が設けられている。シリコン層１７はフィール
ド酸化膜１３により素子分離され、シリコン層１７には
ソース領域１７ｓとドレイン領域１７ｄが形成されてい
る。シリコン層１７上面側にはフロントゲート酸化膜１
８を介してバックゲート１６より小さいフロントゲート
１９が形成されている。フロントゲート酸化膜１８上に
は、シリコン層１７のソース領域１７ｓ及びドレイン領
域１７ｄにコンタクトするソース電極２０及びドレイン
電極２１が形成されている。
５を用いて説明する。支持基板１０上にＢＰＳＧ膜１１
とＣＶＤ酸化膜１２が設けられ、このＣＶＤ酸化膜１２
上にバックゲート酸化膜１４を介してシリコン層１７が
設けられている。シリコン層１７下面側のＣＶＤ酸化膜
１２中には、バックゲート酸化膜１４を介してバックゲ
ート１６が設けられている。シリコン層１７はフィール
ド酸化膜１３により素子分離され、シリコン層１７には
ソース領域１７ｓとドレイン領域１７ｄが形成されてい
る。シリコン層１７上面側にはフロントゲート酸化膜１
８を介してバックゲート１６より小さいフロントゲート
１９が形成されている。フロントゲート酸化膜１８上に
は、シリコン層１７のソース領域１７ｓ及びドレイン領
域１７ｄにコンタクトするソース電極２０及びドレイン
電極２１が形成されている。
【０００４】このようなダブルゲート構造の半導体装置
では、フロントゲート１９とバックゲート１６を重ね合
わせる場合、シリコン層１７のチャネル長が位置合わせ
誤差により変動しないようにするため、図５に示すよう
に、位置合わせ誤差の分だけフロントゲート１９を大き
く設計し、バックゲート１６をフロントゲート１９で覆
うように設計することが行われていた。
では、フロントゲート１９とバックゲート１６を重ね合
わせる場合、シリコン層１７のチャネル長が位置合わせ
誤差により変動しないようにするため、図５に示すよう
に、位置合わせ誤差の分だけフロントゲート１９を大き
く設計し、バックゲート１６をフロントゲート１９で覆
うように設計することが行われていた。
【０００５】このため位置合わせの誤差分だけ無駄な領
域が生じてデバイスの微細化、高集積化の妨げになる。
フロントゲート１９とバックゲート１６を位置合わせす
る方法としては種々の方法がある。例えば、露光光学系
とは別の光学系で半導体基板上の基準マークとレイティ
クル上の基準マークを合わせ、その後この位置を基準に
基板ステージを移動する、オフアクシス（ｏｆｆ−ａｘ
ｉｓ）方式や、露光光学系を通してマーク検出する、Ｔ
ＴＬ（ｔｈｒｏｕｇｈ ｔｈｅ ｌｅｎｓ）方式や、マ
ーク検出素子にＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ
ｄｅｖｉｃｅ）を用いる方法等がある。
域が生じてデバイスの微細化、高集積化の妨げになる。
フロントゲート１９とバックゲート１６を位置合わせす
る方法としては種々の方法がある。例えば、露光光学系
とは別の光学系で半導体基板上の基準マークとレイティ
クル上の基準マークを合わせ、その後この位置を基準に
基板ステージを移動する、オフアクシス（ｏｆｆ−ａｘ
ｉｓ）方式や、露光光学系を通してマーク検出する、Ｔ
ＴＬ（ｔｈｒｏｕｇｈ ｔｈｅ ｌｅｎｓ）方式や、マ
ーク検出素子にＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ
ｄｅｖｉｃｅ）を用いる方法等がある。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の位置合わせ方法では、フロントゲート１９とバ
ックゲート１６の位置合わせ精度に限界があった。すな
わち、オフアクシス型では位置合わせ精度が０．５μｍ
程度であり、また、ＴＴＬ方式やＣＣＤ方式でも位置合
わせ精度はせいぜい０．２μｍ程度までしか向上できな
かった。
た従来の位置合わせ方法では、フロントゲート１９とバ
ックゲート１６の位置合わせ精度に限界があった。すな
わち、オフアクシス型では位置合わせ精度が０．５μｍ
程度であり、また、ＴＴＬ方式やＣＣＤ方式でも位置合
わせ精度はせいぜい０．２μｍ程度までしか向上できな
かった。
【０００７】このため半導体装置の位置合わせ精度に応
じた位置合わせ余裕を各ゲートの周囲に設ける必要があ
り、デバイスの微細化、高集積化の妨げとなるという問
題があった。本発明の目的は、フロントゲートとバック
ゲートの位置を正確に合わせることができるダブルゲー
ト構造の半導体装置及びその製造方法を提供することに
ある。
じた位置合わせ余裕を各ゲートの周囲に設ける必要があ
り、デバイスの微細化、高集積化の妨げとなるという問
題があった。本発明の目的は、フロントゲートとバック
ゲートの位置を正確に合わせることができるダブルゲー
ト構造の半導体装置及びその製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的は、絶縁層上に
形成されたチャネル層の上面側にフロントゲートが設け
られ、前記チャネル層の下面側の前記絶縁層中にバック
ゲートが設けられ、前記フロントゲート及び前記バック
ゲートにより前記チャネル層に電界を印加してキャリア
の流れを制御する半導体装置において、前記バックゲー
トの下面に、光を反射する光反射層が設けられているこ
とを特徴とする半導体装置によって達成される。
形成されたチャネル層の上面側にフロントゲートが設け
られ、前記チャネル層の下面側の前記絶縁層中にバック
ゲートが設けられ、前記フロントゲート及び前記バック
ゲートにより前記チャネル層に電界を印加してキャリア
の流れを制御する半導体装置において、前記バックゲー
トの下面に、光を反射する光反射層が設けられているこ
とを特徴とする半導体装置によって達成される。
【０００９】上記目的は、支持基板上に形成された絶縁
層上にチャネル層を形成し、前記チャネル層の下面側
に、下面に光反射層が形成されたバックゲートを形成す
る工程と、前記チャネル層の上面側にフロントゲート用
導電層を形成する工程と、前記フロントゲート用導電層
上にレジスト層を形成する工程と、前記レジスト層の上
方から光を照射して、前記光反射層での反射光により前
記バックゲートに対応する前記レジスト層の対応領域の
みに光を強く照射する工程と、前記レジスト層を現像し
て前記バックゲートに対応する前記レジスト層の対応領
域のみが残存するようにパターニングする工程と、パタ
ーニングされた前記レジスト層をマスクとして前記フロ
ントゲート用導電層をパターニングしてフロントゲート
を形成する工程とを有することを特徴とする半導体装置
の製造方法によって達成される。
層上にチャネル層を形成し、前記チャネル層の下面側
に、下面に光反射層が形成されたバックゲートを形成す
る工程と、前記チャネル層の上面側にフロントゲート用
導電層を形成する工程と、前記フロントゲート用導電層
上にレジスト層を形成する工程と、前記レジスト層の上
方から光を照射して、前記光反射層での反射光により前
記バックゲートに対応する前記レジスト層の対応領域の
みに光を強く照射する工程と、前記レジスト層を現像し
て前記バックゲートに対応する前記レジスト層の対応領
域のみが残存するようにパターニングする工程と、パタ
ーニングされた前記レジスト層をマスクとして前記フロ
ントゲート用導電層をパターニングしてフロントゲート
を形成する工程とを有することを特徴とする半導体装置
の製造方法によって達成される。
【００１０】
【作用】本発明によれば、バックゲートの下面に光反射
層を設け、フロントゲートを形成するレジスト層の上方
から光を照射して、光反射層での反射光によりバックゲ
ートに対応するレジスト層の対応領域のみに光を強く照
射することにより、フロントゲートをバックゲートに正
確に位置合わせして形成することができる。
層を設け、フロントゲートを形成するレジスト層の上方
から光を照射して、光反射層での反射光によりバックゲ
ートに対応するレジスト層の対応領域のみに光を強く照
射することにより、フロントゲートをバックゲートに正
確に位置合わせして形成することができる。
【００１１】
【実施例】本発明の一実施例によるダブルゲート構造の
半導体装置を図１を用いて説明する。支持基板１０上に
ＢＰＳＧ膜１１とＣＶＤ酸化膜１２が設けられ、このＣ
ＶＤ酸化膜１２上にバックゲート酸化膜１４を介してシ
リコン層１７が設けられている。シリコン層１７下面側
のＣＶＤ酸化膜１２中には、バックゲート酸化膜１４を
介して多結晶シリコンからなるバックゲート１６が設け
られ、バックゲート１６の下面には、本実施例の特徴で
ある光反射層１５が設けられている。光反射層１５は、
アルミニウム、金や、タングステン、タンタル、モリブ
デン、チタン等の高融点金属等の光を反射する材料によ
り形成されている。
半導体装置を図１を用いて説明する。支持基板１０上に
ＢＰＳＧ膜１１とＣＶＤ酸化膜１２が設けられ、このＣ
ＶＤ酸化膜１２上にバックゲート酸化膜１４を介してシ
リコン層１７が設けられている。シリコン層１７下面側
のＣＶＤ酸化膜１２中には、バックゲート酸化膜１４を
介して多結晶シリコンからなるバックゲート１６が設け
られ、バックゲート１６の下面には、本実施例の特徴で
ある光反射層１５が設けられている。光反射層１５は、
アルミニウム、金や、タングステン、タンタル、モリブ
デン、チタン等の高融点金属等の光を反射する材料によ
り形成されている。
【００１２】シリコン層１７はフィールド酸化膜１３に
より素子分離され、シリコン層１７にはソース領域１７
ｓとドレイン領域１７ｄが形成されている。シリコン層
１７上面側にはフロントゲート酸化膜１８を介して多結
晶シリコンからなるフロントゲート１９が形成されてい
る。フロントゲート１９はバックゲート１６と同じ大き
さであって、バックゲート１６に正確に対応する位置に
形成されている。
より素子分離され、シリコン層１７にはソース領域１７
ｓとドレイン領域１７ｄが形成されている。シリコン層
１７上面側にはフロントゲート酸化膜１８を介して多結
晶シリコンからなるフロントゲート１９が形成されてい
る。フロントゲート１９はバックゲート１６と同じ大き
さであって、バックゲート１６に正確に対応する位置に
形成されている。
【００１３】フロントゲート酸化膜１８上には、シリコ
ン層１７のソース領域１７ｓ及びドレイン領域１７ｄに
コンタクトするソース電極２０及びドレイン電極２１が
形成されている。このように本実施例によれば、フロン
トゲート１９はバックゲート１６と同じ大きさであっ
て、バックゲート１６に正確に対応する位置に形成され
ているので、従来のように位置合わせの誤差分だけを見
込んだ無駄な領域がなく、デバイスの微細化、高集積化
が実現される。
ン層１７のソース領域１７ｓ及びドレイン領域１７ｄに
コンタクトするソース電極２０及びドレイン電極２１が
形成されている。このように本実施例によれば、フロン
トゲート１９はバックゲート１６と同じ大きさであっ
て、バックゲート１６に正確に対応する位置に形成され
ているので、従来のように位置合わせの誤差分だけを見
込んだ無駄な領域がなく、デバイスの微細化、高集積化
が実現される。
【００１４】次に、図２乃至図４を用いて本発明の一実
施例によるダブルゲート構造の半導体装置の製造方法を
説明する。まず、シリコン基板２２の素子領域をシリコ
ン窒化膜（図示せず）等の耐酸化膜によりカバーする。
続いて、ＬＯＣＯＳ法によりフィールド酸化膜１３を形
成して素子領域を画定する。続いて、シリコン基板２２
の素子領域の表面を熱酸化して薄いバックゲート酸化膜
１４を形成する（図２（ａ））。
施例によるダブルゲート構造の半導体装置の製造方法を
説明する。まず、シリコン基板２２の素子領域をシリコ
ン窒化膜（図示せず）等の耐酸化膜によりカバーする。
続いて、ＬＯＣＯＳ法によりフィールド酸化膜１３を形
成して素子領域を画定する。続いて、シリコン基板２２
の素子領域の表面を熱酸化して薄いバックゲート酸化膜
１４を形成する（図２（ａ））。
【００１５】次に、バックゲート酸化膜１４上にポリシ
リコン層１５とアルミニウム層１６を積層し、通常のフ
ォトリソグラフィにより、これらポリシリコン層１５と
アルミニウム層１６をパターニングして、上面にアルミ
ニウムからなる光反射層１５が形成されたバックゲート
１５を形成する（図２（ａ））。次に、全面にＣＶＤ法
によりＣＶＤ酸化膜１２を厚く堆積させる（図２
（ｂ））。
リコン層１５とアルミニウム層１６を積層し、通常のフ
ォトリソグラフィにより、これらポリシリコン層１５と
アルミニウム層１６をパターニングして、上面にアルミ
ニウムからなる光反射層１５が形成されたバックゲート
１５を形成する（図２（ａ））。次に、全面にＣＶＤ法
によりＣＶＤ酸化膜１２を厚く堆積させる（図２
（ｂ））。
【００１６】次に、堆積させたＣＶＤ酸化膜１２の表面
をメカノケミカルポリシリングで鏡面研磨して平坦化す
る（図２（ｃ））。次に、表面にＢＰＳＧ膜１１を形成
した支持基板１０を用意する。ＢＰＳＧ膜１１とＣＶＤ
酸化膜１２が接触するように、シリコン基板２２に支持
基板１０を重ね合わせて窒素雰囲気中で約１１００℃で
約３０分間だけ熱処理し、シリコン基板２２と支持基板
１０を張り合わせる（図２（ｄ））。
をメカノケミカルポリシリングで鏡面研磨して平坦化す
る（図２（ｃ））。次に、表面にＢＰＳＧ膜１１を形成
した支持基板１０を用意する。ＢＰＳＧ膜１１とＣＶＤ
酸化膜１２が接触するように、シリコン基板２２に支持
基板１０を重ね合わせて窒素雰囲気中で約１１００℃で
約３０分間だけ熱処理し、シリコン基板２２と支持基板
１０を張り合わせる（図２（ｄ））。
【００１７】次に、シリコン基板２２を底面からメカノ
ケミカルポリシリングによりフィールド酸化膜１３が露
出するまで鏡面研磨する。フィールド酸化膜１３により
分離された薄いシリコン層１７が形成される（図３
（ａ））。次に、熱酸化によりシリコン層１７の表面に
薄いフロントゲート酸化膜１８を形成する（図３
（ｂ））。
ケミカルポリシリングによりフィールド酸化膜１３が露
出するまで鏡面研磨する。フィールド酸化膜１３により
分離された薄いシリコン層１７が形成される（図３
（ａ））。次に、熱酸化によりシリコン層１７の表面に
薄いフロントゲート酸化膜１８を形成する（図３
（ｂ））。
【００１８】次に、フロントゲート酸化膜１８上にポリ
シリコン層２２を堆積し、続いて、ポリシリコン層２２
上にレジストを塗布してレジスト層２３を形成する（図
３（ｃ）） 次に、レジスト層２３上方から光を照射すると、照射さ
れた光はレジスト層２３の全面を露光した後、バックゲ
ート１６下面の光反射層１５により反射して再びレジス
ト層２２を露光する。これによりバックゲート１６に対
応する領域のレジスト層２２は強く露光される。一方、
光反射層１５が形成されていない領域では、照射された
光の大部分（７０〜８０％）はＣＶＤ酸化膜１２、ＢＰ
ＳＧ膜１１、支持基板１０を透過するので、バックゲー
ト１６に対応する領域の周囲の露光量は少ない（図３
（ｃ））。
シリコン層２２を堆積し、続いて、ポリシリコン層２２
上にレジストを塗布してレジスト層２３を形成する（図
３（ｃ）） 次に、レジスト層２３上方から光を照射すると、照射さ
れた光はレジスト層２３の全面を露光した後、バックゲ
ート１６下面の光反射層１５により反射して再びレジス
ト層２２を露光する。これによりバックゲート１６に対
応する領域のレジスト層２２は強く露光される。一方、
光反射層１５が形成されていない領域では、照射された
光の大部分（７０〜８０％）はＣＶＤ酸化膜１２、ＢＰ
ＳＧ膜１１、支持基板１０を透過するので、バックゲー
ト１６に対応する領域の周囲の露光量は少ない（図３
（ｃ））。
【００１９】次に、露光されたレジスト層２３を現像す
ると強く露光された領域のみが除去され、バックゲート
１６に対応する領域が開口するようにレジスト層２３が
自己整合的にパターニングされる（図４（ａ））。な
お、図３（ｃ）において、レジスト層２３と光反射層１
５間の光路長Ｌａが、次式 ２Ｌａ＝｛（２ｍ−１）／２｝・λ 但し、ｍは整数、λは照射される光の波長 を満足するように形成すれば、光反射層１５での反射光
と照射光とが光の干渉により強めあうので、バックゲー
ト１６に対応する領域でのレジスト層２２の露光量を大
きくして、周囲の領域との露光量比を大きくすることが
できる。
ると強く露光された領域のみが除去され、バックゲート
１６に対応する領域が開口するようにレジスト層２３が
自己整合的にパターニングされる（図４（ａ））。な
お、図３（ｃ）において、レジスト層２３と光反射層１
５間の光路長Ｌａが、次式 ２Ｌａ＝｛（２ｍ−１）／２｝・λ 但し、ｍは整数、λは照射される光の波長 を満足するように形成すれば、光反射層１５での反射光
と照射光とが光の干渉により強めあうので、バックゲー
ト１６に対応する領域でのレジスト層２２の露光量を大
きくして、周囲の領域との露光量比を大きくすることが
できる。
【００２０】さらに、図３（ｃ）において、レジスト層
２３と支持基板１０の底面間の光路長Ｌｂが、次式 ２Ｌｂ＝ｍ・λ 但し、ｍは整数、λは照射される光の波長 を満足するように形成すれば、レジスト層２３の対応領
域以外の領域において、支持基板１０の底面での反射光
と照射光とが光の干渉により弱めあうので、バックゲー
ト１６に対応する領域以外の領域でのレジスト層２２の
露光量を小さくして、対応する領域との露光量比を小さ
くすることができる。
２３と支持基板１０の底面間の光路長Ｌｂが、次式 ２Ｌｂ＝ｍ・λ 但し、ｍは整数、λは照射される光の波長 を満足するように形成すれば、レジスト層２３の対応領
域以外の領域において、支持基板１０の底面での反射光
と照射光とが光の干渉により弱めあうので、バックゲー
ト１６に対応する領域以外の領域でのレジスト層２２の
露光量を小さくして、対応する領域との露光量比を小さ
くすることができる。
【００２１】次に、バックゲート１６に対応する領域が
開口するようにパターニングされたレジスト層２３をマ
スクとして、ポリシリコン層２２をエッチングし、フロ
ントゲート１９を形成する（図４（ｂ））。次に、フロ
ントゲート１９をマスクとしてシリコン層１７に不純物
をイオン注入してソース領域１７ｓ及びドレイン領域１
７ｄを形成する。続いて、ソース領域１７ｓ及びドレイ
ン領域１７ｄ上のフロントゲート酸化膜１８をコンタク
トホールを形成し、これらコンタクトホール介してソー
ス領域１７ｓ及びドレイン領域１７ｄにコンタクトする
ソース電極２０及びドレイン電極２１を形成して、ダブ
ルゲート構造の半導体装置が完成する（図４（ｃ））。
開口するようにパターニングされたレジスト層２３をマ
スクとして、ポリシリコン層２２をエッチングし、フロ
ントゲート１９を形成する（図４（ｂ））。次に、フロ
ントゲート１９をマスクとしてシリコン層１７に不純物
をイオン注入してソース領域１７ｓ及びドレイン領域１
７ｄを形成する。続いて、ソース領域１７ｓ及びドレイ
ン領域１７ｄ上のフロントゲート酸化膜１８をコンタク
トホールを形成し、これらコンタクトホール介してソー
ス領域１７ｓ及びドレイン領域１７ｄにコンタクトする
ソース電極２０及びドレイン電極２１を形成して、ダブ
ルゲート構造の半導体装置が完成する（図４（ｃ））。
【００２２】このように本実施例によれば、バックゲー
ト１６下面に形成された光反射膜１５により、バックゲ
ート１６に自己整合的にフロントゲート１９を形成する
ことができるので、従来のように一方のゲートを位置合
わせの誤差分だけを見込んで大きく形成する必要がな
く、デバイスの微細化、高集積化が可能となる。本発明
は上記実施例に限らず種々の変形が可能である。
ト１６下面に形成された光反射膜１５により、バックゲ
ート１６に自己整合的にフロントゲート１９を形成する
ことができるので、従来のように一方のゲートを位置合
わせの誤差分だけを見込んで大きく形成する必要がな
く、デバイスの微細化、高集積化が可能となる。本発明
は上記実施例に限らず種々の変形が可能である。
【００２３】上記実施例ではダブルゲート構造のＭＯＳ
ＦＥＴに本発明を適用したが、ゲートにより電界を印加
してチャネル層におけるキャリアの流れを制御するＦＥ
Ｔであれば、ＧａＡｓ等の化合物半導体を用いたＭＥＳ
ＦＥＴ等の他のタイプのＦＥＴでもよい。
ＦＥＴに本発明を適用したが、ゲートにより電界を印加
してチャネル層におけるキャリアの流れを制御するＦＥ
Ｔであれば、ＧａＡｓ等の化合物半導体を用いたＭＥＳ
ＦＥＴ等の他のタイプのＦＥＴでもよい。
【００２４】
【発明の効果】以上の通り、本発明によれば、バックゲ
ートの下面に光反射層を設け、フロントゲートを形成す
るレジスト層の上方から光を照射して、光反射層での反
射光によりバックゲートに対応するレジスト層の対応領
域のみに光を強く照射することにより、フロントゲート
をバックゲートに正確に位置合わせして形成することが
でき、ダブルゲート構造の半導体装置を微細化、高集積
化が可能となる。
ートの下面に光反射層を設け、フロントゲートを形成す
るレジスト層の上方から光を照射して、光反射層での反
射光によりバックゲートに対応するレジスト層の対応領
域のみに光を強く照射することにより、フロントゲート
をバックゲートに正確に位置合わせして形成することが
でき、ダブルゲート構造の半導体装置を微細化、高集積
化が可能となる。
【図１】本発明の一実施例による半導体装置を示す図で
ある。
ある。
【図２】本発明の一実施例による半導体装置の製造方法
を示す工程図（その１）である。
を示す工程図（その１）である。
【図３】本発明の一実施例による半導体装置の製造方法
を示す工程図（その２）である。
を示す工程図（その２）である。
【図４】本発明の一実施例による半導体装置の製造方法
を示す工程図（その３）である。
を示す工程図（その３）である。
【図５】従来技術による半導体装置を示す図である。
１０…支持基板 １１…ＢＰＳＧ膜 １２…ＣＶＤ酸化膜 １３…フィールド酸化膜 １４…バックゲート酸化膜 １５…反射層 １６…バックゲート １７…シリコン層 １７ｓ…ソース領域 １７ｄ…ドレイン領域 １８…フロントゲート酸化膜 １９…フロントゲート ２０…ソース電極 ２１…ドレイン電極 ２２…ポリシリコン層 ２３…レジスト層
Claims (4)
- 【請求項１】 絶縁層上に形成されたチャネル層の上面
側にフロントゲートが設けられ、前記チャネル層の下面
側の前記絶縁層中にバックゲートが設けられ、前記フロ
ントゲート及び前記バックゲートにより前記チャネル層
に電界を印加してキャリアの流れを制御する半導体装置
において、 前記バックゲートの下面に、光を反射する光反射層が設
けられていることを特徴とする半導体装置。 - 【請求項２】 支持基板上に形成された絶縁層上にチャ
ネル層を形成し、前記チャネル層の下面側に、下面に光
反射層が形成されたバックゲートを形成する工程と、 前記チャネル層の上面側にフロントゲート用導電層を形
成する工程と、 前記フロントゲート用導電層上にレジスト層を形成する
工程と、 前記レジスト層の上方から光を照射して、前記光反射層
での反射光により前記バックゲートに対応する前記レジ
スト層の対応領域のみに光を強く照射する工程と、 前記レジスト層を現像して前記バックゲートに対応する
前記レジスト層の対応領域のみが残存するようにパター
ニングする工程と、 パターニングされた前記レジスト層をマスクとして前記
フロントゲート用導電層をパターニングしてフロントゲ
ートを形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 前記レジスト層と前記光反射層間の光路長Ｌａが、次式 ２Ｌａ＝｛（２ｍ−１）／２｝・λ 但し、ｍは整数、λは照射される光の波長 を満足し、 前記光を照射する工程において、前記レジスト層の対応
領域において、前記光反射層での反射光と照射光とが干
渉により強めあうことを特徴とする半導体装置の製造方
法。 - 【請求項４】 請求項２又は３記載の半導体装置の製造
方法において、 前記レジスト層と前記支持基板の底面間の光路長Ｌｂ
が、次式 ２Ｌｂ＝ｍ・λ 但し、ｍは整数、λは照射される光の波長 を満足し、 前記光を照射する工程において、前記レジスト層の対応
領域以外の領域において、前記支持基板の底面での反射
光と照射光とが干渉により弱めあうことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112473A JPH05308050A (ja) | 1992-05-01 | 1992-05-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112473A JPH05308050A (ja) | 1992-05-01 | 1992-05-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308050A true JPH05308050A (ja) | 1993-11-19 |
Family
ID=14587521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4112473A Withdrawn JPH05308050A (ja) | 1992-05-01 | 1992-05-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2848725A1 (fr) * | 2002-12-17 | 2004-06-18 | Commissariat Energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
| US6855969B2 (en) | 2002-04-18 | 2005-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of gate electrodes and manufacturing method thereof |
-
1992
- 1992-05-01 JP JP4112473A patent/JPH05308050A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6855969B2 (en) | 2002-04-18 | 2005-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of gate electrodes and manufacturing method thereof |
| US7087475B2 (en) | 2002-04-18 | 2006-08-08 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of gate electrodes and manufacturing method thereof |
| FR2848725A1 (fr) * | 2002-12-17 | 2004-06-18 | Commissariat Energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |