JPH05300497A

JPH05300497A - 画像処理装置及びディジタル信号処理プロセッサ

Info

Publication number: JPH05300497A
Application number: JP10093792A
Authority: JP
Inventors: Kazuya Ishihara; 和哉石原; Shinichi Uramoto; 紳一浦本; Shinichi Nakagawa; 伸一中川; Satoru Kumaki; 哲熊木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-04-21
Filing date: 1992-04-21
Publication date: 1993-11-12
Also published as: DE4307936C2; DE4307936A1

Abstract

(57)【要約】【目的】フレーム間の動き検出を、速い処理時間で行
う画像処理装置と、これに適したディジタル信号処理プ
ロセッサを得る。【構成】現フレームのデータを保持するフレームメモ
リ１から、動き検出を行う対象ブロックのデータをメモ
リ３に入力しておく。旧フレームのデータを保持するフ
レームメモリ２から、対象ブロックに対応する検索領域
のデータを３分割してメモリ６，７，８に格納し、対象
ブロックのデータと検索領域のデータとからブロック演
算を行い、対象ブロックの動き量を求める。走査により
対象ブロックを更新する際には検索領域も更新される
が、検索領域の２／３は前の対象ブロックに対応する検
索領域と重複する。【効果】検索領域のデータの１／３のデータのみを更
新することで足りる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、画像のフレーム間相
関を利用した画像処理技術に関し、特にフレーム間の画
像の動きを検出するための画像処理技術に関するもので
ある。

【０００２】

【従来の技術】図３１は従来のフレーム間動き検出装置
１００の構成を示すブロック図である。フレーム間動き
検出装置１００は、例えば図６に示すような、９６×８
０画素を単位とするフレームにおいて、１６×１６画素
を単位とするブロックの動き量を検出する。

【０００３】フレームメモリ１には現在のフレームの画
像データが保持される。フレームメモリ２には以前の、
もしくは以後のフレームの画像データが保持される。以
下では便宜上、以前のフレームを旧フレーム、現在のフ
レームを現フレーム、とそれぞれ記述する。以下の実施
例における説明では旧フレームの検索領域と現フレーム
の対象ブロックとの比較として動き量の検出が説明され
るが、旧フレームの代わりに以後のフレームを用いて動
き量を求めることもできる。その技術は、旧フレームを
用いた場合と同様である。

【０００４】メモリ３はフレームメモリ１に接続され、
フレームメモリ１から、動き量を検出すべき対象ブロッ
クのデータが入力される。例えば、図３２に示すブロッ
クＲ（２，２）の動き量を検出しようとした場合、ま
ず、フレームメモリ１からブロックＲ（２，２）が対象
ブロックとして選択され、その画素（１６×１６＝２５
６画素）のデータがメモリ３に読み込まれる。

【０００５】メモリ４はフレームメモリ２に接続され、
フレームメモリ２から、旧フレームについての検索領域
のデータが入力される。検索領域は、対象ブロックの周
囲で水平、垂直とも±１６画素の範囲にまで広がる。

【０００６】例えば、上記の例でいえば、フレームメモ
リ２から、旧フレームの検索領域のブロックＲ（１，
１），Ｒ（２，１），Ｒ（３，１），Ｒ（１，２），Ｒ
（２，２），Ｒ（３，２），Ｒ（１，３），Ｒ（２，
３），Ｒ（３，３）の画素（４８×４８＝２３０４画
素）がメモリ４に読み込まれる。

【０００７】演算器５はメモリ３，４に接続され、メモ
リ３からは対象ブロックのデータが、メモリ４からは検
索領域のデータがそれぞれ読み出され、これらのデータ
を用いてブロックマッチング演算を行い、ブロックの動
き量が検出されるのである。

【０００８】具体的には、対象ブロックのデータが、検
索領域のどのブロックのデータに最も近いかが演算器５
においてより計算され、最も近い位置にあるブロックに
対する動き量が出力される。

【０００９】次に水平方向にブロックを移ることで対象
ブロックは更新され、ブロックＲ（３，２）を対象ブロ
ックとし、上記と同様にして処理をくり返す。対象ブロ
ックの更新は、図３３に示されるように水平方向で右側
へと走査し、フレームの右端まで走査されると垂直方向
で下側へと移動して、フレームの左端から再び水平方向
で右側へと走査する。

【００１０】

【発明が解決しようとする課題】従来のフレーム間動き
検出用の画像処理装置は以上のように構成されていたの
で、対象ブロックを更新する毎に、多量の検索領域の画
素を新たにフレームメモリから読み出してくる必要があ
り、時間がかかるという問題点があった。

【００１１】即ち、上記の例では、図３４に示されるよ
うに、対象ブロックがブロックＲ（３，２）へと更新さ
れることにより、メモリ４には、改めてフレームメモリ
２から、旧フレームの検索領域のブロックＲ（２，
１），Ｒ（３，１），Ｒ（４，１），Ｒ（２，２），Ｒ
（３，２），Ｒ（４，２），Ｒ（２，３），Ｒ（３，
３），Ｒ（４，３）の画素（４８×４８＝２３０４画
素）が読み込まれなければならない。

【００１２】この発明は上記のような問題点を解消する
ためになされたもので、ブロックに対する検索範囲の読
み出し時間を短縮することができる、フレーム間動き検
出用の画像処理装置を得ることを目的としており、さら
にこの装置に適したディジタル信号処理プロセッサを提
供することを目的とする。

【００１３】

【課題を解決するための手段】この発明にかかる画像処
理装置は、複数の画像データを備えたフレームを、ｍ行
×ｎ列（ｍ，ｎは正の整数）の複数のブロックに分割
し、第１時刻におけるフレームにおいてブロックに対し
て走査を施すことにより、動き量を検出すべきブロック
である対象ブロックの更新を指定し、第２時刻における
フレームから対象ブロックに対応する検索領域を指定
し、対象ブロックの画像データ及び検索領域の画像デー
タから対象ブロックの動き量を検出する画像処理装置で
ある。そして、第１時刻におけるフレームの画像データ
を記憶する第１フレームメモリと、第１時刻におけるフ
レームの画像データから、ブロック毎に走査が行われて
順次更新される対象ブロックの画像データを記憶する対
象データメモリと、第２時刻におけるフレームの画像デ
ータを記憶する第２フレームメモリと、第２時刻におけ
るフレームの画像データから、検索領域の画像データを
分割して記憶する複数の検査データメモリと、を備え
る。ここで複数の検査データメモリは、対象ブロックの
更新に対応して、そのうちの一部の検査データメモリの
みについてデータの更新が行われる。

【００１４】望ましくは走査は行方向に行われ、検索領
域は、（ａ−１）対象ブロックの属する列の左隣の列に
属し，かつ対象ブロックに隣接する３ブロックから実質
的になる第１部分と、（ａ−２）対象ブロックの属する
列に属し，かつ対象ブロックに隣接する２ブロック及び
対象ブロックから実質的になる第２部分と、（ａ−３）
対象ブロックの属する列の右隣の列に属し，かつ対象ブ
ロックに隣接する３ブロックから実質的になる第３部分
とを有する。そして検査データメモリは３個備えられ、
３個の検査データメモリにはそれぞれ第１乃至第３部分
の画像データが記憶される。ここで、一部の検査データ
メモリは、３個の検査データメモリのうち、１もしくは
２の検査データメモリを含む。

【００１５】或いは望ましくは走査は行方向に行われ、
検索領域は、（ａ−１）対象ブロックの属する列の左隣
の列に属し，かつ対象ブロックに隣接する３ブロックか
ら実質的になる第１部分と、（ａ−２）対象ブロックの
属する列に属し，かつ対象ブロックに隣接する２ブロッ
ク及び対象ブロックから実質的になる第２部分と、（ａ
−３）対象ブロックの属する列の右隣の列に属し，かつ
対象ブロックに隣接する３ブロックから実質的になる第
３部分と、を有する。そして検査データメモリは４個備
えられ、３個の検査データメモリにはそれぞれ第１乃至
第３部分の画像データが記憶される。ここで一部の検査
データメモリは、４個のうちの前記３個を除く他の１個
の検査データメモリを含む。

【００１６】更に望ましくは、他の１個の検査データメ
モリの画像メモリの更新は、前記３個の検査データメモ
リの画像データが読み出されている間に行われる。

【００１７】或いは望ましくは、対象データメモリ、検
査データメモリは、１ワード中に複数の画素データを格
納できるデータ幅を有する。

【００１８】或いは望ましくは、対象データメモリ、
検査データメモリは、複数のポートをもつメモリであ
る。

【００１９】更に望ましくは、対象データメモリ、検査
データメモリは、１ワード中に複数の画素データを格納
できるデータ幅を有する。

【００２０】或いは望ましくは、（ｂ−１）検査データ
メモリのアドレスを発生する回路と、（ｂ−２）アドレ
スを相互に交換するアドレス変換回路と、を有するディ
ジタル信号処理プロセッサを更に備える。

【００２１】この発明にかかるディジタル信号処理プロ
セッサは、複数のデータメモリと、複数のデータメモリ
のアドレスを発生する回路と、アドレスを相互に交換す
るアドレス変換回路と、を備える。

【００２２】望ましくは、データメモリは少なくとも３
個設けられ、アドレス変換回路は、３個のデータメモリ
にマッピングされたアドレスを相互に交換する。

【００２３】或いは望ましくは、データメモリは少なく
とも４個設けられ、アドレス変換回路は、４個のデータ
メモリにマッピングされたアドレスを相互に交換する。

【００２４】更に望ましくは、データメモリへのデータ
の入出力を行うダイレクトメモリアクセスコントローラ
（ＤＭＡ）を内蔵する。

【００２５】

【作用】この発明に係る画像処理装置は、検索領域の画
像データを領域別に分割して格納するようにしたもの
で、ブロックが移った時に、検索領域の画像データの全
てを読み出す必要はなく、読み出し時間の短縮ができ
る。

【００２６】この発明に係る他の画像処理装置は検索領
域の画像データを領域別に分割して格納する用にしたの
で、ブロックが移った時に、検索領域の画像データの全
てを読み出す必要はなく、また、複数の画素を１回で読
み出せるので、読み出し時間の短縮ができる。

【００２７】この発明に係るディジタル信号処理プロセ
ッサは、画像の動き量を検出する画像処理装置への適用
時に、検索領域画素を領域別に分割して格納できる複数
のメモリを内蔵し、また、アドレス変換回路により、メ
モリアドレスの変換ができるので、ブロックが移った時
に、検索領域の画像データの全てを読み出す必要はな
く、読み出し時間の短縮ができる。

【００２８】

【実施例】この発明は、画像処理において、例えば図２
に示される動画符号化におけるソース符号化の際の動き
補償フレーム間予測に用いられる。

【００２９】以下、この発明の実施例について説明す
る。説明の便宜上、図６に示すような９６×８０画素を
単位とするフレームにおいて、１６×１６画素を単位と
するブロックの動き量を検出する場合を例にとって説明
するが、この発明の適用は、この場合に限定されるもの
ではない。

【００３０】実施例１．図１はこの発明の一実施例であ
る、フレーム間動き検出装置２００ａの概略構成を示す
ブロック図である。フレームメモリ１にはメモリ３を介
して演算器５の第１入力が接続され、フレームメモリ２
にはメモリ６，７，８を介して演算器５の第２入力が接
続されている。

【００３１】フレームメモリ１には現フレームの画像デ
ータが保持され、フレームメモリ２には旧フレームの画
像データが保持される。メモリ３はフレームメモリ１か
ら、動き量を検出すべき対象ブロックのデータが入力さ
れる。メモリ６，７，８には、対象ブロックに対応した
検索領域のデータが３分割されてそれぞれ入力される。
演算器５はメモリ３からは対象ブロックのデータが、メ
モリ６，７，８からは検索領域のデータがそれぞれ読み
出され、これらのデータを用いてブロックマッチング演
算を行い、動き量が検出される。

【００３２】今、図７に示すようにブロックＲ（２，
２）の動き量を検出する場合を説明する。まずフレーム
メモリ１からブロックＲ（２，２）が対象ブロックとし
て選択され、その画素（１６×１６＝２５６画素）のデ
ータがメモリ３に読み込まれる。

【００３３】次に、旧フレームのデータを保持するフレ
ームメモリ２から、検索領域の画素のデータが読み込ま
れるが、ブロックＲ（２，２）が対象ブロックとして選
択される以前に、ブロックＲ（１，２）が対象ブロック
として選択されており、ブロックＲ（１，１），Ｒ
（２，１），Ｒ（１，２），Ｒ（２，２），Ｒ（１，
３），Ｒ（２，３）に相当するデータは、既にメモリ
６，７，８の内のいずれか２つにおいて読み込まれてお
り、新たに、読み込む必要はない。したがって、例えば
既にメモリ７，８がこれらのデータを有する場合には、
ブロックＲ（３，１），Ｒ（３，２），Ｒ（３，３）の
データのみを、メモリ６に読み込めばよい。

【００３４】図７において、左上がりのハッチングを施
した部分は対象ブロックを示し、右上がりのハッチング
を施した部分は新たに読み込むべき検索領域のブロック
を示している（以下、図面において同様）。

【００３５】結局、演算器５はメモリ６，７，８から検
索領域のデータの全てが得られることになり、これらと
メモリ３から得られた対象ブロックのデータとから動き
量が計算されて出力される。

【００３６】次に水平方向に走査が行われ、図８に示さ
れるように対象ブロックがブロックＲ（３，２）へと更
新され、ブロックＲ（２，２）の場合と同様に動き量の
検出を行う。この時、検索領域のうちブロックＲ（２，
１），Ｒ（２，２），Ｒ（２，３）のデータはメモリ８
に、ブロックＲ（３，１），Ｒ（３，２），Ｒ（３，
３）のデータはメモリ６に、それぞれ既に読み込まれて
いるので、新たにブロックＲ（４，１），Ｒ（４，
２），Ｒ（４，３）のデータのみをメモリ７に読み込め
ばよい。

【００３７】このように、本実施例においては、動き量
の検出を行う際、検索領域のデータの読み込み量を従来
の場合の１／３に低減することができるため、検索領域
のデータの読み込みに要する時間を短縮することができ
る。

【００３８】フレーム間動き検出装置２００ａの更に詳
細な構成は、図３において示される。メモリアドレス生
成回路２０１、メモリタイミング信号生成回路２０２、
演算器制御回路２０３が、全体制御回路２０４の下で作
動する。具体的には、メモリアドレス生成回路２０１と
メモリタイミング信号生成回路２０２のいずれもが、フ
レームメモリ１，２及びメモリ３，６，７，８に対して
データ入出力の制御を行う。

【００３９】また演算器制御回路２０３は演算器５での
処理を制御する。演算器５の内部構成を図４に示す。メ
モリ３から得られたデータと、メモリ６，７，８から得
られたデータとは、減算器５ａに入力され、その結果絶
対値演算器５ｂで演算された出力は、加算器５ｃに入力
される。加算器５ｃと歪み累算レジスタ５ｄとは歪みを
累算し、その結果は歪比較器５ｆにおいて最小歪み保持
レジスタ５ｅの内容と比較される。

【００４０】図５に、本実施例の動作を整理して、フロ
ーチャートとしてまとめた。先ずステップＰ１により旧
フレーム及び現フレームの画像データがそれぞれフレー
ムメモリ１，２に読み込まれる。その後、ステップＰ２
により動き量を検出すべき対象ブロックが指定され、そ
の画像についてのデータが読み込まれる。そして、ステ
ップＰ３によりこの対象ブロックに対応する検索領域が
指定され、検索領域のブロックの画像についてのデータ
が読み込まれる。但し既述のように読み込まれるべきデ
ータは、検索領域の１／３で済む。

【００４１】ステップＰ４により、演算器５において動
き量の検出がなされる。ステップＰ５によってメモリ
６，７，８のアドレスが変更されることにより、ステッ
プＰ３において、一つのメモリのみ更新されればよいよ
うになる。ステップＰ６により、全ブロックを対象ブロ
ックとして処理を行う。

【００４２】実施例２．図９はこの発明の他の実施例で
ある、フレーム間動き検出装置２００ｂの概略構成を示
すブロック図である。図１に示した実施例１の構成にメ
モリ６，７，８と同容量のメモリ９が新たに備えられた
構成となっている。メモリ６，７，８，９の４個のメモ
リのうちいずれか３個のメモリに検索領域のデータが入
る。残りの１個のメモリには一つ次に更新される対象ブ
ロックに対応する検索領域のデータの１／３が保持され
る。

【００４３】今、図１０に示されるように、ブロックＲ
（３，１）の動き量を検出しようとした場合、まずフレ
ームメモリ１からブロックＲ（３，１）を対象ブロック
として選択し、そのデータをメモリ３に読み込む。この
場合、対象ブロックに対応する検索領域は、ブロックＲ
（２，０），Ｒ（２，１），Ｒ（２，２），Ｒ（３，
０），Ｒ（３，１），Ｒ（３，２），Ｒ（４，０），Ｒ
（４，１），Ｒ（４，２）である。

【００４４】これらのブロックのうち、ブロックＲ
（２，０），Ｒ（２，１），Ｒ（２，２）のデータは、
対象ブロックとしてブロックＲ（０，１）が選択されて
いた時点でメモリ６に、ブロックＲ（３，０），Ｒ
（３，１），Ｒ（３，２）のデータは、対象ブロックと
してブロックＲ（１，１）が選択されていた時点でメモ
リ７に、ブロックＲ（４，０），Ｒ（４，１），Ｒ
（４，２）のデータは、対象ブロックとしてブロックＲ
（２，１）が選択されていた時点でメモリ８に、それぞ
れ既に読み込まれている。

【００４５】そして、メモリ３から対象ブロックのデー
タが、メモリ６，７，８から検索領域のデータがそれぞ
れ演算器５に入力され、演算器５が動き量を計算して出
力している間に、次に選択される対象ブロックＲ（４，
１）の動き量検出に備え、フレームメモリ２から検索領
域のデータのうち、まだメモリ６，７，８に格納されて
いないブロックＲ（５，０），Ｒ（５，１），Ｒ（５，
２）のデータをメモリ９に読み込む。

【００４６】このように、演算器５が動き量を計算して
出力している間に、次の対象ブロックに対応した検索領
域のデータの読み込みを前もって行うことにより、これ
に別途時間を設ける必要が無いため、処理の迅速が図れ
る。

【００４７】次に走査により、図１１に示されるように
対象ブロックをブロックＲ（４，１）に更新し、動き量
の検出を行う。この際、検出領域はブロックＲ（３，
０），Ｒ（３，１），Ｒ（３，２），Ｒ（４，０），Ｒ
（４，１），Ｒ（４，２），Ｒ（５，０），Ｒ（５，
１），Ｒ（５，２）である。これらのデータは既にメモ
リ７，８，９に読み込まれており、演算器５はメモリ
７，８，９の内容と、メモリ３の内容とから動き量を計
算する。この際、先の例に習えば、メモリ６は次に対象
ブロックとなるブロックＲ（５，１）に対応する検索領
域の１／３のブロックをフレームメモリ２から読み込む
ことが考えられる。

【００４８】ところが、ブロックＲ（５，１）に対応す
る検索領域はブロックＲ（４，０），Ｒ（４，１），Ｒ
（４，２），Ｒ（５，０），Ｒ（５，１），Ｒ（５，
２）からなり、これらについてのデータは、既にメモリ
８，９に読み込まれている。このため、メモリ６には動
き量の計算の際に、更にその次に対象ブロックとして更
新される予定の、ブロックＲ（０，２）の検索領域のデ
ータのうち、未だメモリ６，７，８に読み込まれていな
い、ブロックＲ（０，１），Ｒ（０，２），Ｒ（０，
３）のデータが読み込まれる。

【００４９】更に、走査により、図１２に示されるよう
に対象ブロックをブロックＲ（５，１）に更新し、動き
量の検出を行う。この時、対応する検索領域のデータは
既にメモリ８，９に読み込まれており、次に指定される
対象ブロックに対応する検索領域のうち、ブロックＲ
（０，１），Ｒ（０，２），Ｒ（０，３）のデータは既
にメモリ６に読み込まれている。よって動き量の計算と
同時に、次に指定される対象ブロックＲ（０，２）の検
索領域ののうち、ブロックＲ（１，１），Ｒ（１，
２），Ｒ（１，３）のデータがメモリ７に読み込まれ
る。

【００５０】以上のようにこの実施例では、フレーム内
をブロック毎に走査し、一つ先、もしくは更に一つ先の
対象ブロックに対応する検索領域のデータの１／３の読
み込みが、動き量の計算と同時に行われてゆく。従っ
て、実施例１よりも更に処理時間を短縮する事ができ
る。

【００５１】図１３に、本実施例の動作を整理して、フ
ローチャートとしてまとめた。先ずステップＰ１１によ
り旧フレーム及び現フレームの画像についてのデータを
それぞれフレームメモリ１，２に読み込む。その後、ス
テップＰ１２により動き量を検出すべき対象ブロックを
指定し、その画像のデータを読み込む。

【００５２】そして、次に指定される対象ブロックに対
応する検索領域のブロックの画像についてのデータが読
み込まれる（ステップＰ１３）と同時に、動き量の検出
が演算器５において行われる（ステップＰ１４）。この
後、ステップＰ１５によってメモリ６，７，８，９のア
ドレスが変更され，全ブロックについて、動き量が求め
られる（ステップＰ１６）。

【００５３】演算器５は、図４に示された実施例１にお
いて用いられたものと同一のものが用いられる。

【００５４】実施例３．図１４はこの発明の更に他の実
施例である、フレーム間動き検出装置２００ｃの概略構
成を示すブロック図である。図９に示した実施例２の構
成にメモリ３と同容量のメモリ１０が新たに備えられた
構成となっている。メモリ６，７，８，９の読み込みの
動作は、実施例２と同様である。

【００５５】メモリ１０は、メモリ３と同様にして現フ
レームを保持するフレームメモリ１から対象ブロックの
データを読み込む。メモリ３とメモリ１０に交互にフレ
ームメモリ１から読み出しを行えば、次に指定される対
象ブロックのデータを、動き量計算と同時に実行でき、
より一層処理時間の短縮が図れる。

【００５６】図１５は、実施例１、実施例２、実施例
３、の対象ブロック一つ当たりの動き量計算に要する時
間をそれぞれ（ａ），（ｂ），（ｃ）において模式的に
表したグラフである。実施例１において別途時間を要し
ていた検索領域のデータの入力を、実施例２では前もっ
て動き量の計算の際に行うことにより、処理時間の短縮
が図られ、実施例３では更に対象ブロックの読み込みを
も前もって動き量の計算の際に行うこととすることで、
更に処理時間の短縮が図られている。

【００５７】図１６に、本実施例の動作を整理して、フ
ローチャートとしてまとめた。先ずステップＰ２１によ
り旧フレーム及び現フレームの画像についてのデータを
それぞれフレームメモリ１，２に読み込む。その後、ス
テップＰ２４により動き量を検出すべき対象ブロックを
指定し、その画像のデータを読み込む。これと同時に次
に指定される対象ブロックに対応する検索領域のブロッ
クの画像についてのデータが読み込まれ（ステップＰ２
２）、動き量の検出も同時に演算器５において行われる
（ステップＰ２３）。この後、ステップＰ２５によって
メモリ６，７，８，９，１０のアドレスが変更され，全
ブロックについて、動き量が求められる（ステップＰ２
６）。

【００５８】実施例４．図１７はこの発明の更に他の実
施例である、フレーム間動き検出装置２００ｄの概略構
成を示すブロック図である。ブロック図上では、図１に
示されたフレーム間動き検出装置２００ａと同じ接続関
係が示される。即ち、フレーム間動き検出装置２００ａ
におけるフレームメモリ１，２、メモリ３，６，７，
８、演算器５の代わりに、それぞれフレームメモリ１
１，１２、メモリ１３，１４，１５，１６、演算器４１
が設けられる。

【００５９】フレームメモリ１１には現フレームの画像
データが保持され、フレームメモリ１２には旧フレーム
の画像データが保持される。メモリ１３はフレームメモ
リ１から、動き量を検出すべき対象ブロックのデータが
入力される。メモリ１４，１５，１６には、対象ブロッ
クに対応した検索領域のデータが３分割されてそれぞれ
入力される。演算器４１はメモリ１３からは対象ブロッ
クのデータが、メモリ１４，１５，１６からは検索領域
のデータがそれぞれ読み出され、これらのデータを用い
てブロックマッチング演算を行い、動き量が検出され
る。

【００６０】フレームメモリ１１，１２、メモリ１３，
１４，１５，１６は、それぞれ１ワードに４画素を格納
できる構成になっている。また演算器４１はメモリ１３
から対象ブロックのデータを４画素分同時に入力し、ま
た、メモリ１４，１５，１６からも検索領域のデータを
４画素分同時に入力し、これらのデータを用いてブロッ
クマッチング演算を行う。

【００６１】従って、動作手順は実施例１に示した検出
装置２００ａの動作と同様であるが、各メモリが１ワー
ドに４画素分を格納する構成になっており、１回のメモ
リアクセスで４画素分が同時に読み出し、書き込み可能
となっている。したがって、データの読み出し時間が約
１／４になるとともに、動き量の計算時間も約１／４に
なる。

【００６２】演算器４１の具体的な構成を、図１８に示
す。同時に４画素分のデータ処理を行うため、差分器４
１ａ，４１ｂ，４１ｃ，４１ｄが並列に設けられてい
る。これらの差分器の各々は、図４に示された演算器５
の内部構成のうち、減算器５ａ、絶対値演算器５ｂに対
応するものを有している。

【００６３】差分器４１ａ，４１ｂ，４１ｃ，４１ｄの
出力は、合成部４１ｅに入力され、加算が行われ、更に
この出力に基づいて、加算器４１ｆ、歪み累算レジスタ
４１ｇによって歪みが求められる。その後、実施例１の
演算器５と同様にして歪比較器４１ｉにおいて、最小歪
み保持レジスタ４１ｈの内容と歪み累算レジスタ４１ｇ
の出力とが比較され、その結果が出力される。

【００６４】実施例５．図１９はこの発明の更に他の実
施例である、フレーム間動き検出装置２００ｅの概略構
成を示すブロック図である。ブロック図上では、図１に
示されたフレーム間動き検出装置２００ａと類似の接続
関係が示される。即ち、フレーム間動き検出装置２００
ａにおけるメモリ６，７，８、演算器５の代わりに、そ
れぞれメモリ１７，１８，１９、演算器２０が設けられ
る。

【００６５】フレームメモリ１，２は実施例１と同様
に、それぞれ現フレームの画像データ及び旧フレーム新
フレームの画像データが保持される。メモリ３も実施例
１と同様に、はフレームメモリ１から、動き量を検出す
べき対象ブロックのデータが入力される。

【００６６】メモリ１７，１８，１９は２ポートメモリ
から構成されており、対象ブロックに対応した検索領域
のデータが３分割されてそれぞれ入力される。演算器２
０には、メモリ３からは対象ブロックのデータが、メモ
リ１７，１８，１９からは検索領域のデータがそれぞれ
読み出され、これらのデータを用いてブロックマッチン
グ演算を行い、動き量が検出される。

【００６７】この装置の動作は実施例１に示した装置の
動作と同様であるが、メモリ１７，１８，１９が２ポー
トメモリから構成されているため、検索領域のデータは
演算器２０へと２個同時に読み出され、演算器２０にお
いて２ブロックに対するマッチング演算を並列して行
い、動き量を検出することができる。

【００６８】したがって、実施例１の場合と比較して、
更に処理時間の短縮を図ることができる。

【００６９】演算器２０の具体的な構成を、図２０に示
す。同時に２ブロック分のデータ処理を行うため、差分
器２０ａ，２０ｂが並列に設けられている。これらの差
分器の各々は、図４に示された演算器５の内部構成のう
ち、減算器５ａ、絶対値演算器５ｂに対応するものを有
している。

【００７０】差分器２０ａ，２０ｂの出力は、それぞれ
歪み累算部２０ｃ，２０ｄに入力され、更にこの出力を
比較器２０ｅで比較する。

【００７１】歪み累算部２０ｃ，２０ｄの各々には、図
４に示された演算器５の内部構成のうち、加算器５ｃ、
歪み累算レジスタ５ｄに対応するものが備えられてい
る。

【００７２】その後、実施例１の演算器５と同様にして
歪比較器２０ｇにおいて、最小歪み保持レジスタ２０ｆ
（実施例１の演算器５の最小歪み保持レジスタ５ｅに対
応する）の内容と比較器２０ｅの出力とが比較され、そ
の結果が出力される。

【００７３】実施例６．図２１はこの発明の更に他の実
施例である、フレーム間動き検出装置２００ｆの概略構
成を示すブロック図である。ブロック図上では、図１９
に示されたフレーム間動き検出装置２００ｅと同一の接
続関係が示される。但し、フレーム間動き検出装置２０
０ｅにおけるフレームメモリ１，２、メモリ３，１７，
１８，１９、演算器２０の代わりに、それぞれフレーム
メモリ１１，１２、メモリ１３，２１，２２，２３、演
算器２４が設けられる。

【００７４】図１７に示されたフレーム間動き検出装置
２００ｄと同様に、フレームメモリ１１には現フレーム
の画像データが保持され、フレームメモリ１２には旧フ
レームの画像データが保持される。メモリ１３はフレー
ムメモリ１から、動き量を検出すべき対象ブロックのデ
ータが入力される。

【００７５】また、メモリ２１，２２，２３は対象ブロ
ックに対応する検索領域のデータを３分割して、それぞ
れ入力する２ポートメモリであり、フレームメモリ１
１，１２、メモリ１３、２ポートメモリ２１，２２，２
３はいずれも１ワードに４画素を格納できる構成になっ
ている。

【００７６】また演算器２４はメモリ１３からブロック
のデータを４画素分同時に入力し、またメモリ２１，２
２，２３から検索領域のデータを４画素分，２組同時に
入力し、これらのデータを用いて、ブロックマッチング
演算を行い、動き量を検出する。

【００７７】したがって、この装置の動作は実施例４に
示した装置の動作と実施例５に示した装置の動作とを混
合したような動作となる。各メモリが１ワードに４画素
を格納する構成になっており、またメモリ２１，２２，
２３が２ポートメモリであるため、演算器２４へとデー
タを４画素分２組同時に読み出すことができ、演算器２
４においては４画素分２組のブロックに対するマッチン
グ演算が同時に実行される。これにより、実施例１，
４，５の場合と比較して、更に処理時間の短縮を図るこ
とができる。

【００７８】演算器２４の具体的な構成を、図２２に示
す。同時に２ブロック分のデータ処理を行うため、差分
合成部２４ａ，２４ｂの２つが設けられている。差分合
成部２４ａ，２４ｂの各々には、図１８で示された差分
器４１ａ，４１ｂ，４１ｃ，４１ｄ及び合成部４１ｅに
対応するものが備えられている。

【００７９】その後、差分合成部２４ａ，２４ｂの出力
は、それぞれ歪み累算部２４ｃ，２４ｄに入力され、更
にこの出力が比較器２０ｅで比較される。

【００８０】歪み累算部２４ｃ，２４ｄの各々は図２０
で示された歪み累算部２０ｃ，２０ｄの各々に対応する
ものが備えられている。

【００８１】その後、実施例５の演算器２０と同様にし
て、比較器２４ｅの出力が、歪比較器２４ｇにおいて最
小歪み保持レジスタ２４ｆの内容と比較され、その結果
が出力される。

【００８２】実施例７．図２３はこの発明にかかるディ
ジタル信号処理プロセッサ（ＤＳＰ）３００ａの概略構
成を示すブロック図である。この発明にかかるディジタ
ル信号処理プロセッサによっても、上記実施例で示した
フレーム間の動きを検出することができる。

【００８３】図２３において、アドレス発生器２５は、
アドレス発生器２５で生成されたアドレスをメモリエネ
ーブル信号Ｓ１，Ｓ２，Ｓ３に変換するアドレス変換回
路２６を介して、データメモリ２７，２８，２９を選択
する。信号Ｓ１，Ｓ２，Ｓ３は、それぞれ値が“１”の
場合に、メモリ２７，２８，２９を指定する。

【００８４】データメモリ２７，２８，２９はＹバス３
３に接続されている。Ｘバス３４にはデータメモリ３２
が接続され、データパス３１はＸバス３４、Ｙバス３３
のいずれにも接続される。外部Ｉ／Ｆ回路３０もＸバス
３４、Ｙバス３３のいずれにも接続される。

【００８５】図２４にデータメモリ２７，２８，２９，
３２のアドレスマップを示す。Ｘバス３４に接続された
メモリ３２は５１２ワードの容量を有し、Ｘメモリとし
て１６ワード（Ｘメモリアドレスの下位４ビット）×３
２ワード（Ｘメモリアドレスの上位５ビット）の２次元
にマッピングされる。

【００８６】Ｙバス３３に接続されたメモリ２７，２
８，２９は各々１０２４ワードの容量を有し、Ｙメモリ
として１６ワード×６４ワード（Ｙメモリアドレスの上
位６ビット）の２次元にマッピングされ、図２４中のア
ドレス空間Ｙ０，Ｙ１，Ｙ２のいずれかを占める。

【００８７】メモリ２７，２８，２９がアドレス空間Ｙ
０，Ｙ１，Ｙ２のいずれにマッピングされるかは、Ｙメ
モリアドレスの下位５，６ビット目（以下「下位２ビッ
ト」という）Ａ₅Ａ₄を変換することで実現できる。こ
の様子を表１に示す。

【００８８】

【表１】

【００８９】アドレス空間Ｙ０，Ｙ１，Ｙ２はそれぞれ
下位２ビットＡ₅Ａ₄の値が、“００”，“０１”，
“１０”をとる場合に指定される。

【００９０】アドレス変換回路２６の内部構成を図２５
に示す。下位２ビットＡ₅Ａ₄がアドレス発生器２５か
らゲートＧ１，Ｇ２，Ｇ３に入力し、これらの出力が、
セレクタＮ１，Ｎ２，Ｎ３に入力される。セレクタＮ
１，Ｎ２，Ｎ３は３ｔｏ１セレクタであり、入力された
信号の内、いずれを出力するかは、２ビットのモード信
号Ｍ₁Ｍ₀によって制御される。これらの出力はそれぞ
れメモリエネーブル信号Ｓ１，Ｓ２，Ｓ３となって、そ
れぞれメモリ２７，２８，２９のチップセレクトへ与え
られる。

【００９１】表１の枠内の３桁の数字は、左桁から順メ
モリエネーブル信号Ｓ１，Ｓ２，Ｓ３の値を示す。

【００９２】セレクタＮ１，Ｎ２，Ｎ３は、下位２ビッ
トＡ₅Ａ₄を次のように変換する。

【００９３】変換モードとしてモード０が選択される場
合には、モード信号Ｍ₁Ｍ₀の値は“００”として与え
られる。このとき下位２ビットＡ₅Ａ₄が値として“０
０”，“０１”，“１０”をとるように発生した場合に
は、表１に示すように、それぞれメモリエネーブル信号
Ｓ１，Ｓ２，Ｓ３が“１００”，“０１０”，“００
１”をとるため、メモリ２７，２８，２９がそれぞれア
ドレス空間Ｙ０，Ｙ１，Ｙ２にマッピングされる。

【００９４】一方、メモリ２８，２９，２７をそれぞれ
アドレス空間Ｙ０，Ｙ１，Ｙ２にマッピングするには、
変換モードとしてモード１を選択し（モード信号Ｍ₁Ｍ
₀の値は“０１”）、下位２ビットＡ₅Ａ₄の値“０
０”，“０１”，“１０”のそれぞれに対して、メモリ
エネーブル信号Ｓ１，Ｓ２，Ｓ３が“０１０”，“００
１”，“１００”をとるように変換すればよい。

【００９５】また、メモリ２９，２７，２８をそれぞれ
アドレス空間Ｙ０，Ｙ１，Ｙ２にマッピングするには、
変換モードとしてモード２を選択し（モード信号Ｍ₁Ｍ
₀の値は“１０”）、下位２ビットＡ₅Ａ₄の値“０
０”，“０１”，“１０”のそれぞれに対して、メモリ
エネーブル信号Ｓ１，Ｓ２，Ｓ３が“００１”，“１０
０”，“０１０”をとるように変換すればよい。

【００９６】次に、このディジタル信号処理プロセッサ
３００ａを使用し、フレーム間の動き検出を行う場合に
ついて説明する。その手順は実施例１に対応している。

【００９７】図７に示すブロックＲ（２，２）の動き量
を検出する場合、図２３では図示されないフレームメモ
リからブロックＲ（２，２）のデータを外部Ｉ／Ｆ回路
３０及びＸバス３４を経由して、データメモリ３２に入
力する。次に旧フレームのデータを保持するフレームメ
モリ（図示されない）から、ブロックＲ（２，２）に対
応する検索領域のデータを、外部Ｉ／Ｆ回路３０及びＹ
バス３３を経由して、データメモリ２７，２８，２９に
入力する。ここで変換モードとしてモード０が選択され
る。

【００９８】ただし、この時ブロックＲ（１，１），Ｒ
（１，２），Ｒ（１，３）の位置に相当するデータはメ
モリ２７に、ブロックＲ（２，１），Ｒ（２，２），Ｒ
（２，３）の位置に相当するデータはメモリ２８に既に
格納されており、新たに入力する必要ない。従って、ブ
ロックＲ（３，１），Ｒ（３，２），Ｒ（３，３）の位
置に相当するデータをメモリ２９に入力すればよい。即
ち新たに入力するデータを、アドレス空間Ｙ２に位置づ
けて記憶する。

【００９９】そして、メモリ３２からは対象ブロックの
データがＸバス３４を経由して、またメモリ２７，２
８，２９からは検索領域のデータがＹバス３３を経由し
て、それぞれデータパス３１に入力され、動き量の検出
が行われる。

【０１００】次に、水平方向に走査し、対象ブロックと
してブロックＲ（３，２）を選択する。そして変換モー
ドとしてモード１を選択する。即ち、今までメモリ２
８，２９，２７がそれぞれアドレス空間Ｙ０，Ｙ１，Ｙ
２に割当られていたのを、アドレス変換回路２６によ
り、表１に従い、メモリ２７，２８，２９がそれぞれア
ドレス空間Ｙ０，Ｙ１，Ｙ２に割当られるようにする。
新たに入力するデータを、アドレス空間Ｙ２に位置づけ
て記憶するのである。

【０１０１】この為、アドレス発生器２５は、新たに検
索領域のデータを入力するために下位２ビットＡ₅Ａ₄
の値として“１０”を発生した場合には、アドレス変換
回路２６によって出力Ｓ３のみが“１”となり、出力Ｓ
１，Ｓ２は“０”となる。

【０１０２】よってブロックＲ（４，１），Ｒ（４，
２），Ｒ（４，３）のデータはメモリ２９ではなく、メ
モリ２７へ読み込まれる。

【０１０３】実施例８．図２６はこの発明にかかる他の
ディジタル信号処理プロセッサ３００ｂの概略構成を示
すブロック図である。

【０１０４】図２６において、アドレス発生器２５は、
アドレス発生器２５で生成されたアドレスをメモリエネ
ーブル信号Ｓ１，Ｓ２，Ｓ３，Ｓ４に変換するアドレス
変換回路２６を介して、データメモリ２７，２８，２
９，３６を選択する。信号Ｓ１，Ｓ２，Ｓ３，Ｓ４は、
それぞれが値“１”をとることで、メモリ２７，２８，
２９，３６を選択する。

【０１０５】データメモリ２７，２８，２９，３６はＹ
バス３３及びＺバス３７に接続されている。Ｘバス３４
にはデータメモリ３２が接続され、データバス３１はＸ
バス３４、Ｙバス３３のいずれにも接続される。外部Ｉ
／Ｆ回路３０はＸバス３４、Ｙバス３３、Ｚバス３７の
いずれにも接続される。

【０１０６】図２７にデータメモリ２７，２８，２９，
３２，３６のアドレスマップを示す。Ｘバス３４に接続
されたメモリは５１２ワードの容量を有し、Ｘメモリと
して１６ワード（Ｘメモリアドレスの下位４ビット）×
３２ワード（Ｘメモリアドレスの上位５ビット）の２次
元にマッピングされる。

【０１０７】Ｙバス３３、Ｚバス３７に接続されたメモ
リ２７，２８，２９，３６は各々１０２４ワードの容量
で、１６ワード×６４ワード（Ｙメモリアドレスの上位
６ビット）の２次元にマッピングされ、図２７のアドレ
ス空間Ｙ０，Ｙ１，Ｙ２，Ｙ３のいずれかを占める。

【０１０８】メモリ２７，２８，２９，３６がアドレス
空間Ｙ０，Ｙ１，Ｙ２，Ｙ３のいずれにマッピングされ
るかは、Ｙメモリアドレスの下位２ビットＡ₅Ａ₄を変
換することで実現できる。この様子を表２に示す。

【０１０９】

【表２】

【０１１０】アドレス空間Ｙ０，Ｙ１，Ｙ２，Ｙ３はそ
れぞれ下位２ビットＡ₅Ａ₄の値が、“００”，“０
１”，“１０”，“１１”をとる場合に指定される。

【０１１１】アドレス変換回路３５の内部構成を図２８
に示す。下位２ビットＡ₅Ａ₄がアドレス発生器２５か
らゲートＧ４，Ｇ５，Ｇ６，Ｇ７に入力し、これらの出
力が、セレクタＮ４，Ｎ５，Ｎ６，Ｎ７に入力される。
セレクタＮ４，Ｎ５，Ｎ６，Ｎ７は４ｔｏ１セレクタで
あり、入力された信号の内、いずれを出力するかは、２
ビットのモード信号Ｍ₁Ｍ₀によって制御される。これ
らの出力はメモリエネーブル信号Ｓ１，Ｓ２，Ｓ３，Ｓ
４となって、それぞれメモリ２７，２８，２９，３６の
チップセレクトへ与えられる。

【０１１２】表２の枠内の４桁の数字は、左桁から順に
出力Ｓ１，Ｓ２，Ｓ３，Ｓ４の値を示す。

【０１１３】セレクタＮ４，Ｎ５，Ｎ６，Ｎ７は、下位
２ビットＡ₅Ａ₄を次のように変換する。

【０１１４】変換モードとしてモード０が選択される場
合には、モード信号Ｍ₁Ｍ₀の値は“００”として与え
られる。このとき下位２ビットＡ₅Ａ₄が値として“０
０”，“０１”，“１０”，“１１”をとるように発生
した場合には、表２に示すように、それぞれメモリエネ
ーブル信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が“１０００”，
“０１００”，“００１０”，“０００１”をとるた
め、メモリ２７，２８，２９，３６がそれぞれアドレス
空間Ｙ０，Ｙ１，Ｙ２，Ｙ３にマッピングされる。

【０１１５】一方、メモリ２８，２９，３６，２７をそ
れぞれアドレス空間Ｙ０，Ｙ１，Ｙ２，Ｙ３にマッピン
グするには、変換モードとしてモード１を選択し（モー
ド信号Ｍ₁Ｍ₀の値は“０１”）、下位２ビットＡ₅Ａ
₄の値“００”，“０１”，“１０”，“１１”のそれ
ぞれに対して、メモリエネーブル信号Ｓ１，Ｓ２，Ｓ
３，Ｓ４が“０１００”，“００１０”，“０００
１”，“１０００”をとるように変換すればよい。

【０１１６】また、メモリ２９，３６，２７，２８をそ
れぞれアドレス空間Ｙ０，Ｙ１，Ｙ２，Ｙ３にマッピン
グするには、変換モードとしてモード２を選択し（モー
ド信号Ｍ₁Ｍ₀の値は“１０”）、下位２ビットＡ₅Ａ
₄の値“００”，“０１”，“１０”，“１１”のそれ
ぞれに対して、メモリエネーブル信号Ｓ１，Ｓ２，Ｓ
３，Ｓ４が“００１０”，“０００１”，“１００
０”，“０１００”をとるように変換すればよい。

【０１１７】また、メモリ３６，２７，２８，２９をそ
れぞれアドレス空間Ｙ０，Ｙ１，Ｙ２，Ｙ３にマッピン
グするには、変換モードとしてモード３を選択し（モー
ド信号Ｍ₁Ｍ₀の値は“１１”）、下位２ビットＡ₅Ａ
₄の値“００”，“０１”，“１０”，“１１”のそれ
ぞれに対して、メモリエネーブル信号Ｓ１，Ｓ２，Ｓ
３，Ｓ４が“０００１”，“１０００”，“０１０
０”，“００１０”をとるように変換すればよい。

【０１１８】次に、このディジタル信号処理プロセッサ
３００ｂを使用し、フレーム間の動き検出を行う場合に
ついて説明する。その手順は実施例２に対応している。

【０１１９】図１０に示すブロックＲ（３，１）の動き
量を検出する場合、図２６では図示されないフレームメ
モリからブロックＲ（３，１）のデータを外部Ｉ／Ｆ回
路３０及びＸバス３４を経由して、データメモリ３２に
入力する。この時、対象ブロックである、ブロックＲ
（３，１）に対応する検索領域のデータのうち、ブロッ
クＲ（２，０），Ｒ（２，１），Ｒ（２，２）のデータ
はメモリ２７に、ブロックＲ（３，０），Ｒ（３，
１），Ｒ（３，２）のデータはメモリ２８に、ブロック
Ｒ（４，０），Ｒ（４，１），Ｒ（４，２）のデータは
メモリ２９に既に入力されており、またアドレス変換回
路３５の変換モードはモード０になっている（表２の第
１段）。

【０１２０】次にメモリ３２から対象ブロックのデータ
をＸバス３４を経由して、メモリ２７，２８，２９から
対応する検索領域のデータをＹバス３３を経由して、そ
れぞれデータバス３１に入力し、動き量の検出を行う。

【０１２１】これと同時に、次に対象ブロックとして指
定されるブロックＲ（４，１）の動き量検出に備えて、
フレームメモリからブロックＲ（４，１）に対応した検
索領域のデータのうち、まだデータメモリに格納されて
いないブロックＲ（５，０），Ｒ（５，１），Ｒ（５，
２）のデータを外部Ｉ／Ｆ回路３８及びＺバス３７経由
でメモリ３６に入力する。即ち新たに入力するデータ
を、アドレス空間Ｙ３に位置づけて記憶する。

【０１２２】次に、走査を行って対象ブロックとしてブ
ロックＲ（４，１）を選択して動き量の検出を行う。ま
ず、アドレス変換回路３５の変換モードをモード１にす
る（表２の第２段）。これにより、メモリ２８，２９，
３６，２７がそれぞれアドレス空間Ｙ０，Ｙ１，Ｙ２，
Ｙ３にマッピングされる。この時、ブロックＲ（４，
１）に対応した検索領域のデータは全て既にメモリ２
８，２９，３６に読み込まれている。

【０１２３】次に対象ブロックとして指定されるブロッ
クＲ（５，１）に対応する検索領域のデータは、既にメ
モリ２９，３６に入力されている。よって、更にその次
に対象ブロックとして指定されるブロックＲ（０，２）
の検索領域のうち、ブロックＲ（０，１），Ｒ（０，
２），Ｒ（０，３）のデータを、ブロックＲ（４，１）
についての動き量の検出と同時に、外部Ｉ／Ｆ回路３８
及びＺバス３７を経由してメモリ２７に入力する（図１
１参考）。メモリ２７は、このときアドレス空間Ｙ３に
対応している。

【０１２４】更に、走査方向にブロックを移り、ブロッ
クＲ（５，１）を対象ブロックとして動き量検出を行
う。まず、アドレス変換回路３５の変換モードをモード
２にする（表２の第３段）。これにより、メモリ２９，
３６，２７，２８がそれぞれアドレス空間Ｙ０，Ｙ１，
Ｙ２，Ｙ３にマッピングされる。この時、ブロックＲ
（５，１）に対応した検索領域のデータは全て既にメモ
リ２９，３６に入力されている。よって、ブロックＲ
（５，１）についての動き量の検出と同時に、次に対象
ブロックとして指定されるブロックＲ（０，２）の検索
領域のデータのうち、Ｒ（１，１），Ｒ（１，２），Ｒ
（１，３）のデータを入力する。

【０１２５】このとき、アドレス空間Ｙ３に対応するメ
モリは、表２からわかるようにメモリ２８であり、これ
に外部Ｉ／Ｆ回路３８及びＺバス３７経由でＲ（１，
１），Ｒ（１，２），Ｒ（１，３）のブロックのデータ
が入力される。

【０１２６】そして動き検出後、次の対象ブロックたる
ブロックＲ（０，２）の動き検出のために、アドレス変
換回路３５のモードをモード３にして（表２の第４
段）、メモリ３６，２７，２８，２９がそれぞれアドレ
ス空間Ｙ０，Ｙ１，Ｙ２，Ｙ３にマッピングされるよう
にする。

【０１２７】以上のように、ブロックを走査し、一つ
先、もしくは更に一つ先の対象ブロックに対応する検索
領域のデータの１／３のデータ入力を同時に行い、また
必要に応じてアドレス変換モードを変更していく。

【０１２８】実施例９．図２９はこの発明にかかる他の
ディジタル信号処理プロセッサ３００ｃの概略構成を示
すブロック図である。その構成は、図２３に示されるデ
ィジタル信号処理プロセッサ３００ａにＤＭＡ（Ｄｉｒ
ｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）コントローラ４
０とＤＭＡバス３９を内蔵し、併設したものとなってい
る。データメモリ２７，２８，２９はＤＭＡバス３９と
も接続され、これらへのデータ転送が内部演算と並列に
効率よく実行できる。実施例１０．図３０のように、ＤＭＡコントローラ４０
とＤＭＡバス３９を内蔵する構成にすればデータメモリ
２７，２８，２９，３６へのデータ転送が、内部演算で
効率よく実行できる。

【０１２９】

【発明の効果】この発明によれば、検索領域画素を領域
別に分割して格納するように装置を構成したので、ブロ
ックが移った時に検索領域の画素全てを読み出す必要は
なく、読み出し時間の短縮ができる効果がある。

【０１３０】また、この発明によれば、検索領域の画素
の読み込みと、演算を並列に実行できるように装置を構
成したので、処理時間が短縮できる効果がある。

【０１３１】また、対象ブロックの画素の読み込みと、
演算を並列に実行できるように装置を構成したので、処
理時間の短縮ができる効果がある。

【０１３２】また、メモリの１ワードに複数の画素デー
タを格納し、複数の画素に対して並列に演算を実行でき
るように装置を構成したので、処理時間の短縮ができる
効果がある。

【０１３３】また、マルチポートメモリを用い、演算が
並列に実行できるように装置を構成したので、処理時間
が短縮できる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１にかかる検出装置２００ａの
構成を示すブロック図である。

【図２】本発明が適用される動画符号化を示すブロック
図である。

【図３】検出装置２００ａの詳細な構成を示すブロック
図である。

【図４】演算器５の内部構成を示すブロック図である。

【図５】本発明の実施例１の処理手順を示すフローチャ
ートである。

【図６】本発明の実施例の説明に用いるフレームサイズ
を示す図である。

【図７】本発明の実施例１におけるブロックの処理手順
を示す図である。

【図８】本発明の実施例１におけるブロックの処理手順
を示す図である。

【図９】本発明の実施例２にかかる検出装置２００ｂの
構成を示すブロック図である。

【図１０】本発明の実施例２におけるブロックの処理手
順を示す図である。

【図１１】本発明の実施例２におけるブロックの処理手
順を示す図である。

【図１２】本発明の実施例２におけるブロックの処理手
順を示す図である。

【図１３】本発明の実施例２の処理手順を示すフローチ
ャートである。

【図１４】本発明の実施例３にかかる検出装置２００ｃ
の構成を示すブロック図である。

【図１５】本発明の実施例１、実施例２、実施例３の効
果を説明するグラフである。

【図１６】本発明の実施例３の処理手順を示すフローチ
ャートである。

【図１７】本発明の実施例４を示すブロック図である。

【図１８】演算器４１の内部構成を示すブロック図であ
る。

【図１９】本発明の実施例５を示すブロック図である。

【図２０】演算器２０の内部構成を示すブロック図であ
る。

【図２１】本発明の実施例６を示すブロック図である。

【図２２】演算器２２の内部構成を示すブロック図であ
る。

【図２３】本発明の実施例７を示すブロック図である。

【図２４】本発明の実施例７における内部メモリ空間を
示す図である。

【図２５】アドレス変換回路２６の構成図である。

【図２６】本発明の実施例８を示すブロック図である。

【図２７】本発明の実施例８における内部メモリ空間を
示す図である。

【図２８】アドレス変換回路３５の構成図である。

【図２９】本発明の実施例９を示すブロック図である。

【図３０】本発明の実施例１０を示すブロック図であ
る。

【図３１】従来の技術を示すブロック図である。

【図３２】従来の技術を示す説明図である。

【図３３】従来の技術を示す説明図である。

【図３４】従来の技術を示す説明図である。

【符号の説明】

１，２，１１，１２フレームメモリ３，４，６，７，８，９，１０，１３，１４，１５，１
６メモリ５，２０，２４，４１演算器１７，１８，１９，２１，２２，２３２ポートメモリ２５アドレス発生器２６，３５アドレス変換回路２７，２８，２９，３６データメモリ４０ＤＭＡコントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者熊木哲兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内

Claims

【特許請求の範囲】

【請求項１】複数の画像データを備えたフレームを、
ｍ行×ｎ列（ｍ，ｎは正の整数）の複数のブロックに分
割し、第１時刻における前記フレームにおいて前記ブロックに
対して走査を施すことにより、動き量を検出すべきブロ
ックである対象ブロックの更新を指定し、第２時刻における前記フレームから前記対象ブロックに
対応する検索領域を指定し、前記対象ブロックの前記画像データ及び前記検索領域の
前記画像データから前記対象ブロックの動き量を検出す
る画像処理装置であって、前記第１時刻における前記フレームの前記画像データを
記憶する第１フレームメモリと、前記第１時刻における前記フレームの前記画像データか
ら、ブロック毎に走査が行われて順次更新される前記対
象ブロックの前記画像データを記憶する対象データメモ
リと、前記第２時刻における前記フレームの前記画像データを
記憶する第２フレームメモリと、前記第２時刻における前記フレームの前記画像データか
ら、前記検索領域の前記画像データを分割して記憶する
複数の検査データメモリと、を備え、前記複数の検査データメモリは、前記対象ブロックの更
新に対応して、そのうちの一部の検査データメモリのみ
についてデータの更新が行われる、画像処理装置。
【請求項２】前記走査は行方向に行われ、前記検索領域は、（ａ−１）前記対象ブロックの属する列の左隣の列に属
し，かつ前記対象ブロックに隣接する３ブロックから実
質的になる第１部分と、（ａ−２）前記対象ブロックの属する列に属し，かつ前
記対象ブロックに隣接する２ブロック及び前記対象ブロ
ックから実質的になる第２部分と、（ａ−３）前記対象ブロックの属する列の右隣の列に属
し，かつ前記対象ブロックに隣接する３ブロックから実
質的になる第３部分と、を有し、前記検査データメモリは３個備えられ、前記３個の前記検査データメモリにはそれぞれ前記第１
乃至第３部分の前記画像データが記憶され、前記一部の検査データメモリは、前記３個の検査データ
メモリのうち、１もしくは２の検査データメモリを含
む、請求項１記載の画像処理装置。
【請求項３】前記走査は行方向に行われ、前記検索領域は、（ａ−１）前記対象ブロックの属する列の左隣の列に属
し，かつ前記対象ブロックに隣接する３ブロックから実
質的になる第１部分と、（ａ−２）前記対象ブロックの属する列に属し，かつ前
記対象ブロックに隣接する２ブロック及び前記対象ブロ
ックから実質的になる第２部分と、（ａ−３）前記対象ブロックの属する列の右隣の列に属
し，かつ前記対象ブロックに隣接する３ブロックから実
質的になる第３部分と、を有し、前記検査データメモリは４個備えられ、３個の前記検査データメモリにはそれぞれ前記第１乃至
第３部分の前記画像データが記憶され、前記一部の検査データメモリは、前記４個のうちの前記
３個を除く他の１個の検査データメモリを含む、請求項
１記載の画像処理装置。
【請求項４】前記他の１個の検査データメモリの画像
データの更新は、前記３個の検査データメモリの画像デ
ータが読み出されている間に行われる、請求項３記載の
画像処理装置。
【請求項５】前記対象データメモリ、前記検査データ
メモリは、１ワード中に複数の画素データを格納できる
データ幅を有する、請求項１記載の画像処理装置。
【請求項６】前記対象データメモリ、前記検査データ
メモリは、複数のポートをもつメモリである、請求項１
記載の画像処理装置。
【請求項７】前記対象データメモリ、前記検査データ
メモリは、１ワード中に複数の画素データを格納できる
データ幅を有する、請求項６記載の画像処理装置。
【請求項８】（ｂ−１）前記検査データメモリのアド
レスを発生する回路と、（ｂ−２）前記アドレスを相互に交換するアドレス変換
回路と、を有するディジタル信号処理プロセッサを更に備える、
請求項１記載の画像処理装置。
【請求項９】複数のデータメモリと、前記複数のデータメモリのアドレスを発生する回路と、前記アドレスを相互に交換するアドレス変換回路と、を備えたディジタル信号処理プロセッサ。
【請求項１０】前記データメモリは少なくとも３個設
けられ、前記アドレス変換回路は、３個の前記データメモリにマ
ッピングされたアドレスを相互に交換する、請求項９記載のディジタル信号処理プロセッサ。
【請求項１１】前記データメモリは少なくとも４個設
けられ、前記アドレス変換回路は、４個の前記データメモリにマ
ッピングされたアドレスを相互に交換する、請求項９記載のディジタル信号処理プロセッサ。
【請求項１２】前記データメモリへのデータの入出力
を行うダイレクイトメモリアクセスコントローラ（ＤＭ
Ａ）を内蔵した請求項１０記載のディジタル信号処理プ
ロセッサ。
【請求項１３】前記データメモリへのデータの入出力
を行うダイレクトメモリアクセスコントローラ（ＤＭ
Ａ）を内蔵した請求項１１記載のディジタル信号処理プ
ロセッサ。