JPH05300020A

JPH05300020A - 直並列型ａ／ｄ変換器

Info

Publication number: JPH05300020A
Application number: JP4097563A
Authority: JP
Inventors: Shiro Hosoya; 史郎細谷; Takahiro Miki; 隆博三木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-04-17
Filing date: 1992-04-17
Publication date: 1993-11-12
Also published as: US5327135A

Abstract

(57)【要約】【目的】直並列型Ａ／Ｄ変換器の高速化を図る。【構成】ラダー抵抗より発生された上位参照電位ＶＲ
Ｔ，ＶＲＢ，ＶＣ0 〜ＶＣ6 及び電位Ｖ（ｉ，ｊ）（ｉ
＝０〜７，ｊ＝０〜６）からなる下位参照電位はそれぞ
れ電位線に印加され、２群あるアナログバスラインＦＲ
0a〜ＦＲ14a ，ＦＲ0b〜ＦＲ14b のいずれかに各種のス
イッチによって伝達される。上位参照電位との比較によ
って、サンプル信号が電圧領域Ｚ0 〜Ｚ3 にあると判断
されればアナログバスラインＦＲ0b〜ＦＲ14b に、電圧
領域Ｚ4 〜Ｚ7 にあると判断されればＦＲ0a〜ＦＲ14a
にそれぞれ下位参照電位が印加される。【効果】各アナログバスラインに接続されるスイッチ
の数が低減され、寄生容量が低減し、下位参照電位のセ
トリング時間が短縮される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、Ａ／Ｄ変換器、特に
直並列型Ａ／Ｄ変換器に関するものである。

【０００２】

【従来の技術】図１５は例えば、アンドリュー・ジー・
エフ・ディングウォールによって示された従来の直並列
型Ａ／Ｄ変換器（ＡＮＤＲＥＷＧ．Ｆ．ＤＩＮＧＷＡ
ＬＬ，“Ａｎ８−ＭＨｚＣＭＯＳＳｕｂｒａｎｇ
ｉｎｇ８−ＢｉｔＡ／ＤＣｏｎｖｅｒｔｅｒ”，Ｉ
ＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔ
ｅｓＣｉｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−２０，ＮＯ．
６，ｐｐ．１１３８−１１４３，Ｄｅｃ．１９８５）の
構成図である。但し、ここでは簡単の為、Ａ／Ｄ変換器
の上位の分解能を３ビット、下位の分解能を３ビット、
エラー補正の為に与えられた冗長度を１ビットとして示
している。図１５において参照電位発生回路１は、端子
２，３のそれぞれに印加される高電位基準ＶＲＴ及び低
電位基準ＶＲＢと、端子４に入力される制御信号３２を
もとにして、上位３ビットの変換の為の上位参照電位を
上位参照電位出力線ＣＲ0 〜ＣＲ6 に出力し、下位４ビ
ットの変換（エラー補正用のビットを含む）の為の下位
参照電位をアナログバスラインＦＲ0 〜ＦＲ14に出力す
る。

【０００３】上位電圧比較器ＣＣ0 〜ＣＣ6 は、端子５
に入力される、変換されるべきアナログ信号（以下、
「サンプル信号」）と、上位参照電位とを比較し、その
結果を上位エンコーダ６に入力する。上位エンコーダ６
は制御信号３２を信号線４へ、３ビットの上位Ａ／Ｄ変
換結果３３をエラー補正回路７へそれぞれ与える。

【０００４】下位電圧比較器ＦＣ0 〜ＦＣ14はサンプル
信号と、下位参照電位とを比較し、その結果を下位エン
コーダ８に入力する。下位エンコーダ８は３ビットの下
位Ａ／Ｄ変換結果を端子９に、エラー検出信号３４を信
号線１０を介してエラー補正回路７に、それそれ与え
る。

【０００５】エラー補正回路７はエラー検出信号３４を
もとに上位Ａ／Ｄ変換結果３３のエラー補正を行い、補
正された３ビットの上位Ａ／Ｄ変換結果３５を端子１１
に与える。

【０００６】以上の様に構成された直並列型Ａ／Ｄ変換
器に用いられる参照電位発生回路１の構成を図１６に示
す。参照電位発生回路１は６ビットのＡ／Ｄ変換に用い
られるため、端子２，３の間に等しい抵抗値を有する２
⁶コの抵抗ｒが直列に接続され、ラダー抵抗を形成す
る。ラダー抵抗は隣り合う２³コの直列接続された抵抗
を一群とする、２³コの抵抗群Ｒ0 〜Ｒ7 に分割され
る。そしてこれら８つの抵抗群Ｒ0 〜Ｒ7 の接続点が上
位参照電位出力線ＣＲ0 〜ＣＲ6 を介して上位電圧比較
器ＣＣ0 〜ＣＣ6 に接続される。上位参照電位出力線Ｃ
Ｒ0 〜ＣＲ6 は、抵抗群Ｒl と抵抗群Ｒ(l+1) の接続点
ＣＲl （ｌ＝０〜７）に接続される。接続点ＣＲl にお
ける電位ＶＣl 、端子２，３の電位ＶＲＴ、ＶＲＢ、及
び抵抗群Ｒ0〜Ｒ7 内の分圧電位Ｖ（l ，ｍ）（ｌ＝０
〜７，ｍ＝０〜６）は参照電位となり、スイッチマトリ
クス１２に入力され、そのうちの近接した値を持つ１５
コの電位が後述する制御によってアナログバスラインＦ
Ｒ0 〜ＦＲ14に与えられ、下位参照電位として電圧比較
器ＦＣ0 〜ＦＣ14に入力される。

【０００７】図１７にスイッチマトリクス１２の構成を
示す。横に走る線は２⁶コの抵抗を接続する点及び端子
２，３に接続される電位線であり、６５種の電位が印加
されている。６５種の電位は高い電位程、図の上方にあ
る線に印加され、８つの電圧領域Ｚ0 〜Ｚ7 に分類され
る。即ち、

【０００８】

【数１】

【０００９】の下位参照電位が電圧領域Ｚ0 に属し、

【００１０】

【数２】

【００１１】の下位参照電位が電圧領域Ｚj （ｊ＝１，
２，…，６）に属し、

【００１２】

【数３】

【００１３】の下位参照電位が電圧領域Ｚ7 に属する。
従って電位ＶＣj は２つの帯域Ｚj ，Ｚ(j+1) のいずれ
にも属することになる。また、電位Ｖ（ｊ，ｉ）が印加
される電位線と帯域Ｚj の関係の詳細は図１８に示すよ
うになる。但し、図１８においてｊ＝１のときにはＶＣ
(j-1) はＶＲＢ、ｊ＝６のときにはＶＣj はＶＲＴを指
すものとする。

【００１４】一方、縦に走る線はアナログバスラインＦ
Ｒ0 〜ＦＲ14を示し、これらは以下の様に分類されるス
イッチ群により、６５種の電位のうちの１５種の電位が
印加される。即ち、図１５に示した制御信号３２によっ
て得られる上位Ａ／Ｄ変換の結果により、異なる動作を
する８種類のスイッチ群によって上記の印加がなされ
る。図１７において、［０］，［１］，［２］，
［３］，［４］，［５］，［６］，［７］で示されるス
イッチ群は、それぞれ上位Ａ／Ｄ変換の結果、サンプル
信号の電位が電圧領域Ｚ0 ，Ｚ1 ，Ｚ2 ，Ｚ3 ，Ｚ4 ，
Ｚ5 ，Ｚ6 ，Ｚ7 に存在することが明かとなったときに
オンする。

【００１５】さて、直並列型Ａ／Ｄ変換器は２段階で動
作する。まず第１段階において上位電圧比較器ＣＣ0 〜
ＣＣ6 （図１５）においてサンプル信号の電位と上位参
照電位出力線ＣＲ0 〜ＣＲ6 に印加される上位参照電位
が各々比較される。比較結果は上位エンコーダ６を介し
て３ビットの２進コードである上位Ａ／Ｄ変換結果３３
に変換される。

【００１６】第２段階では上位エンコーダ６の出力であ
る制御信号３２が信号線４を介して参照電位発生回路１
に入力される。このとき、例えば上位Ａ／Ｄ変換の結
果、サンプル信号の電位が電圧領域Ｚ3 に存在すること
が明かとなった場合、［３］で示されたスイッチのみを
ＯＮさせれば良いが、上位、下位両Ａ／Ｄ変換結果の間
には矛盾が生じることが少なくない。このような矛盾が
生じてもエラー補正回路７において、エラー補正が可能
なように、電圧領域Ｚ3 を含める形でそれより広い電圧
領域で下位参照電位を決定する。本例では前記領域外±
４ＬＳＢ分だけ余裕を持たせて下位参照電位を決定す
る。但し上位参照電位ＶＣ3 は電圧領域Ｚ3，Ｚ4 のい
ずれにも属するので、これに設けられたスイッチを介し
て接続されるバスラインＦＲ11は重複して数えられる。
ここでＬＳＢとはＡ／Ｄ変換器１ビットに相当する電圧
のことで、この場合抵抗ｒの両端の電位差に等しい。つ
まり［３］で示され、ＦＲ11〜ＦＲ14（電圧領域Ｚ3 の
最大値以上の電位に対応）の４本のバスラインと、ＦＲ
0 〜ＦＲ3 （電圧領域Ｚ3 の最小値以下の電位に対応）
の４本バスラインに設けられたスイッチもオンされる。

【００１７】

【発明が解決しようとする課題】以上のような直並列型
Ａ／Ｄ変換器では、その動作速度が、参照電位発生回路
１がアナログバスラインＦＲ0 〜ＦＲ14に出力する下位
参照電位のセトリング時間に大きく依存する。下位参照
電位は寄生容量の大きなアナログバスラインＦＲ0 〜Ｆ
Ｒ14を介して下位電圧比較器ＦＣ0 〜ＦＣ14に印加され
るため、そのセトリング時間がＡ／Ｄ変換器の高速化の
妨げとなる。例えばここで説明した従来の場合のよう
に、上位に３ビット、下位に３ビットの計６ビットＡ／
Ｄ変換器を直並列Ａ／Ｄ変換方式で構成した場合、上位
１ビット分冗長度を持たせるならば、アナログバスライ
ンの数は

【００１８】

【数４】となり、１バスライン当りのスイッチ数は少なくとも８
個（［０］，［１］，［２］，［３］，［４］，
［５］，［６］，［７］で示されたスイッチが各一個ず
つ）となる。アナログバスライン１つ当りのスイッチ及
び配線の寄生容量を１ｐＦとすると、１５本のアナログ
バスラインの総容量は１５ｐＦとなる。これは上位Ａ／
Ｄ変換結果に応じて、８つの電圧領域のそれぞれに対応
するラダー抵抗の１セクションに１５ｐＦの容量が付加
されることを意味する。しかもこの容量は、Ａ／Ｄ変換
のビット数を増やすことに伴なうスイッチの増加で指数
関数的に増大する。

【００１９】これにより下位参照電位の値はスイッチの
開閉時において過渡的に大きく変動し、本来の値にセト
リングするまでに時間がかかる。このようなセトリング
時間はラダー抵抗のインピーダンスを下げれば小さくな
るが、抵抗のインピーダンスを下げるためにはその断面
積を広く取る必要があり、レイアウト面積が大きくなる
ので好ましくない。またこれに伴いアナログバスライン
の配線が長くなるため、かえって配線容量が大きくな
り、あまり効果的ではない。

【００２０】下位参照電位のセトリング時間を大きくす
るもう１つの要因としてサンプル信号の変動の大きさの
問題がある。８つの抵抗群Ｒ0 〜Ｒ7 のいずれが下位参
照電位を出力するかはサンプル信号の大きさに依存す
る。極端な場合を考えると、あるサンプル信号に対して
［７］で示したスイッチがオンし、次のサンプル値に対
して［０］で示したスイッチがオンする場合もある。こ
の場合アナログバスラインＦＲ0 〜ＦＲ14には、初めの
サンプル信号に対しては８つの電圧領域中で電位の値が
最大である、最も端子２に近い電圧領域Ｚ7 の電位が印
加される。また次のサンプル信号に対しては、電位値が
最小である、最も端子３に近い電圧領域Ｚ0 の電位が印
加される。両端子２，３の電位差はこのＡ／Ｄ変換器が
検出するサンプル信号の最大振幅に等しいため、上記条
件においてアナログバスラインＦＲ0 〜ＦＲ14ではサン
プル信号に応じて最大振幅に近い電位変動が起こること
になるが、上記２つのサンプル信号のいずれに対しても
アナログバスラインＦＲ0 〜ＦＲ14はインピーダンスの
低い端子２，３付近の抵抗の接続点に接続されるのでそ
れほど問題とはならない。しかしながら「一回目のサン
プル信号に対して［７］あるいは［０］で示したスイッ
チがオンし、二回目のサンプル信号に対して［３］ある
いは［４］で示したスイッチがオンする」というよう
に、アナログバスラインＦＲ0 〜ＦＲ14の電位変動が大
きく、しかも２回目のサンプル信号がラダー抵抗のイン
ピーダンスが大きい電圧領域に対応する場合には、下位
参照電位のセトリング時間が大きくなる。

【００２１】このように、従来の直並列型Ａ／Ｄ変換器
では、アナログバスラインの寄生容量が大きく、特にア
ナログバスラインに印加される下位参照電位はサンプル
信号の値に応じて大きく変化するため、参照電位発生回
路が出力する下位参照電位のセトリング時間が大きくな
り、Ａ／Ｄ変換器を高速化できないという問題があっ
た。

【００２２】この発明は上記のような問題点を解消する
ためになされたもので、参照電位発生回路が出力する下
位参照電位のセトリング時間を短くしてＡ／Ｄ変換器を
高速化することを目的としている。

【００２３】

【課題を解決するための手段】この発明にかかる直並列
型Ａ／Ｄ変換器は、Ａ／Ｄ変換の対象となるサンプル信
号が入力される入力端子と、高電位点と、低電位点と、
高電位点と低電位点との間に直列に接続され、高電位点
と低電位点との電位差を分圧して、高電位点が有する電
位及び低電位点が有する電位を含んで電位の高いものか
ら第１順序が付けられた複数の第１参照電位を得る複数
の抵抗体群と、を備える。

【００２４】そして、第１順序において隣合う一対の第
１参照電位が、抵抗体群の各々に対応した複数の電圧領
域の上下限を定める。

【００２５】電圧領域の上下限間を分圧し、第１参照電
位を含んで電位の高いものから第２順序が付けられた複
数の第２参照電位を得る、直列に接続された複数の抵抗
体を抵抗体群の各々が有する。

【００２６】第２参照電位は、対応の電圧領域ごとに参
照電位団を構成する。

【００２７】直並列型Ａ／Ｄ変換器は更に、第３順序に
従って配置された複数のアナログバスラインをそれぞれ
が有する、複数のバスライン群と、参照電位団ごとに設
けられ、第２順序に従って対応の参照電位団における第
２参照電位がそれぞれ印加される複数の参照電位線を各
々が有する複数の電位線団と、第１参照電位とサンプル
信号とを比較し、サンプル信号がその上下限間に含まれ
る特定の電圧領域を対応領域として指定する第１変換結
果を得る第１Ａ／Ｄ変換手段と、電圧領域の各々に対応
して設けられた複数のスイッチ群と、第２参照電位とサ
ンプル信号とを比較し、サンプル信号と第２参照電位と
の大小関係についての第２変換結果を得る第２Ａ／Ｄ変
換手段と、を備える。

【００２８】そして、参照電位団の各々は、比較的高い
第２参照電位を有する高電位群と、比較的低い第２参照
電位を有する低電位群とを含む。

【００２９】電位線団の各々は、高電位群が印加される
高電位線群と、低電位群が印加される低電位線群とを有
する。

【００３０】スイッチ群の各々は、対応の電位線団にお
ける参照電位線とアナログバスラインとを、第２順序と
第３順序とを対応させて接続するために参照電位線及び
アナログバスライン上に配置された複数のスイッチを有
する。

【００３１】第１Ａ／Ｄ変換手段により対応領域として
指定された特定の電圧領域に対応するスイッチ群におけ
るスイッチのみが導通する。

【００３２】そしてアナログバスラインの各々上に配置
されるスイッチの個数は、参照電位団の個数よりも少な
い。

【００３３】あるいは、この発明にかかる直並列型Ａ／
Ｄ変換器は、Ａ／Ｄ変換の対象となるサンプル信号が入
力される入力端子と、高電位点と、低電位点と、高電位
点と低電位点との間に直列に接続され、高電位点と低電
位点との電位差を分圧して、高電位点が有する電位及び
低電位点が有する電位を含んで電位の高いものから第１
順序が付けられた複数の第１参照電位を得る複数の抵抗
体群と、を備える。

【００３４】そして、第１順序において隣合う一対の第
１参照電位が、抵抗体群の各々に対応した複数の電圧領
域の上下限を定める。

【００３５】電圧領域の上下限間を分圧し、第１参照電
位を含んで電位の高いものから第２順序が付けられた複
数の第２参照電位を得る、直列に接続された複数の抵抗
体を抵抗体群の各々が有する。

【００３６】第２参照電位は、対応の電圧領域ごとに参
照電位団を構成する。

【００３７】参照電位団は、第１順序における互いに連
続しない順位にそれぞれ対応した第１参照電位団及び第
２参照電位団に分類される。

【００３８】参照電位団の各々は、比較的高い第２参照
電位を有する高電位群と、比較的低い第２参照電位を有
する低電位群とを含む。

【００３９】直並列型Ａ／Ｄ変換器は更に、第３順序に
従って配置された複数のアナログバスラインを有するバ
スライン群と、第１参照電位とサンプル信号とを比較
し、サンプル信号がその上下限間に含まれる特定の電圧
領域を対応領域として指定する第１変換結果を得る第１
Ａ／Ｄ変換手段と、参照電位線とアナログバスラインと
を接続するために参照電位線及びアナログバスライン上
に配置された複数のスイッチを有するスイッチ団と、第
２参照電位とサンプル信号とを比較し、サンプル信号と
第２参照電位との大小関係についての第２変換結果を得
る第２Ａ／Ｄ変換手段と、第２変換結果に基づいて第１
変換結果を修正して第３変換結果を得るエラー補正手段
と、を備える。

【００４０】そしてアナログバスラインの各々上に配置
されるスイッチの個数は、参照電位団の個数よりも少な
い。

【００４１】望ましくは、直並列型Ａ／Ｄ変換器は、参
照電位団ごとに設けられ、第２順序に従って対応の参照
電位団における参照電位がそれぞれ印加される複数の参
照電位線を各々が有する複数の電位線団を更に備える。

【００４２】そして電位線団の各々は、高電位群が印加
される高電位線群と、低電位群が印加される低電位線群
とを有する。

【００４３】バスライン群は、第３順序の高い方から順
に第１、第２、第３、第４バスライン群に区分され、電
位線団は、第１参照電位団に対応する第１電位線団と、
第２参照電位団に対応する第２電位線団とに区分され
る。

【００４４】スイッチは、第１順序における中間順位に
対応する一の第１電位線団における高及び低電位線群を
それぞれ第２及び第３バスライン群に接続するためのス
イッチと、一の第１電位線団の対応する第１順序よりも
順位が１つ高い第１順序に対応する第２電位線団におけ
る低電位線群を第１バスライン群に接続するためのスイ
ッチと、一の第１電位線団の対応する第１順序よりも順
位が１つ低い第１順序に対応する第２電位線団における
高電位線群を第４バスライン群に接続するためのスイッ
チを含む。

【００４５】そして一の第１電位線団に対応する一の電
圧領域が対応領域に指定された場合には、一の電位線団
における高電位線群上に配置されているスイッチと、一
の電位線団における低電位線群上に配置されているスイ
ッチと、一の電位線団よりも順位が１つ高い第１順序に
対応する電位線団における低電位線群上に配置されてい
るスイッチと、一の電位線団よりも順位が１つ低い第１
順序に対応する電位線団における高電位線群上に配置さ
れているスイッチと、が導通する。

【００４６】そしてバスラインは、互いに隣接する一対
のバスラインの各々が有する第３順序におけるの差の大
小の順序に従って配置される。

【００４７】

【作用】この発明においてバスライン群を複数設けるこ
とにより、各バスライン群の受け持つ参照電位団が減少
し、各アナログバスラインに接続されるスイッチの数が
低減される。また各バスライン群における下位参照電位
の変動は小さく抑えられる。

【００４８】また、第２電位団に対応する電圧領域が対
応領域になった場合に、参照電位線とアナログバスライ
ンとを接続するスイッチは、第１電位線団に対応する電
圧領域が対応領域になった場合に参照電位線とアナログ
バスラインとを接続するスイッチと兼用されるので、各
アナログバスラインに接続されるスイッチの数が低減さ
れる。

【００４９】更に、アナログバスラインの配置を、隣接
するアナログバスラインの第３順序の差の大小順に並べ
ることにより、第２Ａ／Ｄ変換手段における配線の引き
回しを短くすることができる。

【００５０】

【実施例】図１にこの発明の一実施例である参照電位発
生回路のスイッチマトリクス１２の構造を示す。従来の
場合と同様に、直列に接続された抵抗群Ｒ0 〜Ｒ7 （図
示しない）の各々が有する抵抗ｒによって、高電位基準
ＶＲＴ及び低電位基準ＶＲＢが６５種の下位参照電位
（ＶＲＴ，Ｖ（ｊ，ｉ），ＶＣ0 〜ＶＣ6 （但しｉ＝
０，１，…，６，ｊ＝０，１，…，７））に分圧され
る。下位参照電位のうち電位ＶＣ0 〜ＶＣ6 ，ＶＲＴ，
ＶＲＢは上記参照電位となる。下位参照電位は図１にお
いて横に走る参照電位線に、電位の大小の順に与えら
れ、数１乃至数３に示すように、上記参照電位によって
８つの電圧領域に分離される。図１において［０］，
［１］，［２］，［３］，［４］，［５］，［６］，
［７］は、それぞれサンプル信号が上位Ａ／Ｄ変換の結
果、電圧領域Ｚ0 ，Ｚ1 ，Ｚ2 ，Ｚ3 ，Ｚ4 ，Ｚ5 ，Ｚ
6 ，Ｚ7 に存在すると判断されたときに導通するスイッ
チを示す。

【００５１】［４］，［５］，［６］，［７］で示され
るスイッチはアナログバスラインＦＲ0 ａ〜ＦＲ14ａ
に、また［０］，［１］，［２］，［３］で示されるス
イッチはアナログバスラインＦＲ0 ｂ〜ＦＲ14ｂに、そ
れぞれ接続されるので、各アナログバスラインには従来
の半分の数である４つのスイッチしか接続されず、寄生
容量が低減されてセトリング時間は短縮される。

【００５２】また端子２（図１６）に電圧Ｖｒｅｆを印
加し（ＶＲＴ＝Ｖｒｅｆ）、端子３を接地した場合（Ｖ
ＲＢ＝０）、アナログバスラインＦＲkaには約Ｖｒｅｆ
／２以上の電位が、またアナログバスラインＦＲkbには
約Ｖｒｅｆ／２以下の電位が印加されるだけである。従
ってサンプル信号によって生じる各アナログバスライン
に印加される下位参照電位の変動は、従来の１／２にな
る。以上のようにアナログバスラインを２群設けること
によって各アナログバスラインに接続されるスイッチ及
び電位変動の最大値を従来の１／２にできる。一般にｎ
コのアナログバスライン群を採用することによって、各
アナログバスラインに接続されるスイッチ数、及び電位
変動の最大値を１／ｎにできる。

【００５３】このように構成されたスイッチマトリクス
１２は抵抗群Ｒ0 〜Ｒ7 と共に、図１５に示した参照電
位発生回路１に備えられる。この場合、図１５に示した
直並列型Ａ／Ｄ変換器は以下のように動作する。

【００５４】まず端子５のサンプル信号が入力される
と、上記参照電位ＶＣ0 〜ＶＣ6 との比較によって上位
Ａ／Ｄ変換結果３３を得る。上位参照電位ＶＣ0 〜ＶＣ
6 は、抵抗群Ｒ0 〜Ｒ7 が高電位基準ＶＲＴと低電位基
準ＶＲＢとの間を分圧することによって得られる。これ
らはそれぞれ参照電位線ＣＲ0 〜ＣＲ6 に印加され、上
位電圧比較器ＣＣ0 〜ＣＣ6 においてサンプル信号との
比較が行われ、サンプル信号が電圧領域Ｚ0 〜Ｚ7 のい
ずれに属するかについて上位エンコーダ６によって判断
され、制御信号３２および３ビットの信号である上位Ａ
／Ｄ変換結果３３が得られる。この上位電圧比較器ＣＣ
0 〜ＣＣ6 における動作は後述する。

【００５５】制御信号３２は、スイッチの制御を行な
う。今、サンプル信号が電圧領域Ｚ3にあると判断され
ている場合には、図１において［３］で示されたスイッ
チがオンする。このときアナログバスラインＦＲ0 ｂ〜
ＦＲ14ｂのみが接続され、アナログバスラインＦＲ0 ａ
〜ＦＲ14ａは全て接続されない。［３］で示されたスイ
ッチは、電圧領域Ｚ3 に分類される下位参照電位以外の
電位をもアナログバスラインＦＲ0 ｂ〜ＦＲ3 ｂ，ＦＲ
11ｂ〜ＦＲ14ｂに与える。上位Ａ／Ｄ変換結果を補正す
るために、電圧領域Ｚ3 の近傍の下位参照電位をも下位
電圧比較器ＦＣ0〜ＦＣ3 ，ＦＣ11〜ＦＣ14に与えるの
である。

【００５６】下位電圧比較器ＦＣ0 〜ＦＣ14には、アナ
ログバスラインＦＲ0 ａ〜ＦＲ14ａ及びＦＲ0 ｂ〜ＦＲ
14ｂの各々が接続されている。今、［３］で示されるス
イッチがオンしたので、下位電圧比較器ＦＣ0 〜ＦＣ14
にはそれぞれ電位Ｖ（２，４），Ｖ（２，５），Ｖ
（２，６），ＶＣ2 ，Ｖ（３，ｉ）（但しｉ＝０，１，
…，６），ＶＣ3 ，Ｖ（４，０），Ｖ（４，１），Ｖ
（４，２）が入力される。サンプル信号はこれらと比較
され、その結果は下位エンコーダ８によって下位Ａ／Ｄ
変換結果として端子９に与えられる。

【００５７】図３及び図２に電圧比較器の構成を示す。
図２は上記電圧比較器ＣＣ1 、図３は下位電圧比較器Ｆ
Ｃk の構成図である（但しｉ＝０，１，…，６、ｋ＝
０，１，…，１４）。

【００５８】図２において、上位電圧比較器ＣＣ1 の入
力には、クロック信号φ１でオン・オフが制御されるス
イッチ１３及びクロック信号φ２でオン・オフが制御さ
れるスイッチ１４が備えられている。スイッチ１３の一
方は端子５に接続され、スイッチ１４の一方は上位参照
電圧入力端ＣＲi に接続される。スイッチ１３，１４の
他方の端子は共通に結合容量１５の一端に接続される。
結合容量１５の他端は反転増幅器１６の入力端に接続さ
れる。反転増幅器１６の出力端はクロック信号φ１でオ
ン・オフが制御されるスイッチ１７を介して反転増幅器
１６の入力端に帰還される。反転増幅器１６の出力端は
上位エンコーダ６へ接続される。

【００５９】図３において下位電圧比較器ＦＣk の入力
には、クロック信号φ１でそのオン・オフが制御される
スイッチ２３及びクロック信号φ２でオン・オフが制御
されるスイッチ２４，２５とが備えられている。スイッ
チ２３の一方は端子５に接続され、スイッチ２４の一方
はアナログバスラインＦＲkaに接続され、スイッチ２５
の一方はアナログバスラインＦＲkbに接続される。スイ
ッチ２３、２４、２５の他方の端子は共通に結合容量２
０の一方の端子に接続される。

【００６０】スイッチ２４は上位Ａ／Ｄ変換の結果、サ
ンプル信号が電圧領域Ｚ4 〜Ｚ7 に存在する（即ちサン
プル信号の値がＶＣ3 以上である）と判断され、かつク
ロック信号φ３が“１”の期間にオンする。またスイッ
チ２５は上位Ａ／Ｄ変換の結果、サンプル信号が電圧領
域Ｚ0 〜Ｚ3 に存在する（即ちサンプル信号の値がＶＣ
3 以下である）と判断され、かつクロック信号φ３が
“１”の期間にオンする。

【００６１】結合容量２０の他端は反転増幅器２１の入
力端に接続される。反転増幅器２１の出力端はクロック
信号φ１でオン・オフが制御されるスイッチ２２を介し
て反転増幅器２１の入力端に帰還される。反転増幅器２
１の出力端は下位エンコーダ８へ接続される。

【００６２】次に図４に示すクロック波形を参照しなが
らこれらの電圧比較器の動作について説明を行う。まず
クロック信号φ２，φ３が共に“０”の場合、クロック
信号φ１が論理値“１”の期間（以下「オートゼロ期
間」）、スイッチ１３，１７，２３，２２はオンし、ス
イッチ１４，２４，２５はオフする。スイッチ１７，２
２がオンすることにより反転増幅器１６，２１の入出力
端は短絡される。これによりオートゼロ期間において反
転増幅器１６，２１の入出力端は感度の高い電位Ｖｂに
バイアスされる。従ってこの期間において結合容量１
５，２０は、スイッチ１３，２３を介して印加されるサ
ンプル信号の電位と反転増幅器１６，２１のバランス電
位Ｖｂで充電される。

【００６３】クロック信号φ１が“０”となってクロッ
ク信号φ２が論理値“１”となると、スイッチ１３，１
７，２３，２２はオフし、スイッチ１４はオンする。ス
イッチ２４，２５はクロック信号φ３が未だ“０”であ
るので、依然オフしたままである。スイッチ１７、２２
がオフすることにより反転増幅器１６，２１の入力端の
インピーダンスは無限大となる。したがってオートゼロ
期間に反転増幅器１６，２１の入力側に蓄えられた電荷
はこの期間においても保持される。

【００６４】一方、上位電圧比較器ＣＣi の結合容量１
５の入力側の一端にはサンプル信号に代わって上位参照
電位が印加される。この結合容量１５の入力側の一端で
のサンプル信号から上位参照電位への電位変化が、反転
増幅器１６の入力端のバランス電位Ｖｂからのシフトを
引き起こす。このシフトが反転増幅器１６で増幅され、
サンプル信号と上位参照電位の大小比較結果が、論理値
“１”または“０”のデジタル信号として上位電圧比較
器ＣＣi から出力される。

【００６５】次にクロック信号φ２も“０”となり、ク
ロック信号φ３が“１”となると、スイッチ１４がオフ
し、スイッチ２４，２５のいずれかがオンする。クロッ
ク信号φ１も“０”であるため、スイッチ１３，１７，
２３，２２は依然オフしたままである。スイッチ２２が
依然オフしたままであるため、オートゼロ期間に反転増
幅器２１の入力側に蓄えられた電荷はこの期間において
も保持される。

【００６６】一方、下位電圧比較器ＦＣk の結合容量２
０の入力側の一端にはサンプル信号に代わって下位参照
電位が印加される。この結合容量２０の入力側の一端に
おけるサンプル信号から上位参照電位への電位変化が、
反転増幅器２１の入力端のバランス電位Ｖｂからのシフ
トを引き起こす。このシフトが反転増幅器２１で増幅さ
れ、アナログ信号電圧と下位参照電位の大小比較結果
が、論理値“１”または“０”のデジタル信号として下
位電圧比較器ＦＣk から出力される。

【００６７】なお、下位電圧比較器ＦＣk における比較
においては、スイッチマトリクス１２でのスイッチング
動作が必要なため、クロック信号φ３が“１”の期間
は、クロック信号φ１が“１”である期間とクロック信
号φ２が“１”である期間の合計、即ち上位電圧比較器
ＣＣi における比較に費やされる期間よりも長い。

【００６８】以上のようにして得られた下位参照電位と
サンプル信号との比較結果が上位Ａ／Ｄ変換信号３３と
矛盾する場合がある。例えば上位Ａ／Ｄ変換の結果サン
プル信号は電圧領域Ｚ3 にあると判断されたのに、下位
Ａ／Ｄ変換の結果、電圧領域Ｚ2 やＺ4 にあると判断さ
れる場合がある。この様な場合には上位Ａ／Ｄ変換結果
はエラー補正回路７において補正され、補正後された上
位Ａ／Ｄ変換信号３５となって端子１１に出力される
（図１５）。

【００６９】エラー補正回路７では、以下の処理がなさ
れる。

【００７０】（ア）下位Ａ／Ｄ変換の結果、サンプル信
号が上位Ａ／Ｄ変換で決定された電圧範囲の外側でしか
も高電位側に存在すると判明した場合は、上位Ａ／Ｄ変
換結果に１が加算される。

【００７１】（イ）下位Ａ／Ｄ変換の結果、サンプル信
号が上位Ａ／Ｄ変換で決定された電圧範囲の外側でしか
も低電位側に存在すると判明した場合は、上位Ａ／Ｄ変
換結果に１が減算される。

【００７２】具体的には下位電圧比較器ＦＣ0 〜ＦＣ14
の出力を下位コンパレータ８が処理し、端子９に与える
下位Ａ／Ｄ変換信号の他に、２ビットの信号ＯＳ，ＵＳ
からなるエラー検出信号３４を得てエラー補正回路７へ
送るのである。エラー補正回路７はエラー検出信号３４
を受け、その情報によって上記（ア）、（イ）いずれか
の処理を行なう。下位コンパレータ８におけるエラー検
出等の処理は後の第３実施例で述べることにし、ここで
はエラー補正処理（ア）、（イ）の具体的手法について
述べる。

【００７３】上位Ａ／Ｄ変換結果３３を構成する３ビッ
トの出力を上位からＵ21，Ｕ11，Ｕ01し、補正された上
位Ａ／Ｄ変換結果３５を構成する３ビットの出力を上位
からＵ22，Ｕ12，Ｕ02とすると、上位Ａ／Ｄ変換と下位
Ａ／Ｄ変換とで矛盾が生じない場合には、

【００７４】

【数５】

【００７５】が成立する。また、処理（ア）に相当する
場合には、

【００７６】

【数６】

【００７７】が、処理（イ）に相当する場合には、

【００７８】

【数７】

【００７９】が、それぞれ成立する。但し記号ｄｅｃ
は、１０進化する演算を示す。処理（ア）、（イ）にお
ける加算、減算は、それぞれ

【００８０】

【数８】

【００８１】

【数９】

【００８２】という演算によって達成できる。但しＱ0
は桁上がりを示している。

【００８３】エラー補正回路の具体例を図５に示す。フ
ルアダーＧ２，Ｇ１，Ｇ０の各々のＡ入力に、上位Ａ／
Ｄ変換結果３３の３ビット信号Ｕ21，Ｕ11，Ｕ01を入力
する。フルアダーＧ２，Ｇ１のＢ入力には１ビット信号
ＵＳと１ビット信号ＯＳの論理和を入力する。フルアダ
ーＧ０の桁上げ入力Ｃinは接地して論理“０”を与え、
フルアダーＧ１の桁上げ入力ＣinにはフルアダーＧ０の
桁上げ出力Ｃout を、フルアダーＧ２の桁上げ入力Ｃin
にはフルアダーＧ１の桁上げ出力Ｃout を、それぞれ接
続する。フルアダーＧ０，Ｇ１，Ｇ２の出力Ｓ及びフル
アダーＧ２の桁上げ出力Ｃout は、それぞれ信号Ｕ22，
Ｕ12，Ｕ02及び桁上がりＱ0 を出力する。このような構
成によって数８、数９に示した演算を行なうことができ
る。

【００８４】さて、アナログバスラインを２群設けた場
合、スイッチの配置は図１に示すものには限られない。
図６にこの発明の第２実施例であるスイッチマトリクス
１２の構造を示す。第１実施例では上位参照電位ＶＣ3
を境界としてアナログバスライン群の接続される電位線
を分けたが、同図に示すように８組あるスイッチ群のう
ち、低電位側から奇数番目にあるスイッチ群（［０］，
［２］，［４］，［６］で示されたスイッチ）をアナロ
グバスラインＦＲkbに接続し、偶数番目にあるスイッチ
群（［１］，［３］，［５］，［７］で示されたスイッ
チ）をアナログバスラインＦＲkaに接続しても同様の効
果が得られる。このように接続してもアナログバスライ
ンの各々に接続されるスイッチは従来の１／２になり、
寄生容量低減によるセトリング時間の短縮が図れる。こ
のほか、［０］，［１］，［４］，［５］で示されたス
イッチをアナログバスラインＦＲkbに接続し、［２］，
［３］，［６］，［７］で示されたスイッチをアナログ
バスラインＦＲkaに接続する等様々な応用が考えられ
る。

【００８５】第１及び第２実施例ではアナログバスライ
ン群を複数設けることにより、各アナログバスラインに
接続されるスイッチの数を低減した。しかし、制御信号
３２によるスイッチの制御を適切に行なうことにより、
アナログバスラインを下位参照電位の数（ここでは１
５）だけ有するバスライン群を１つだけ設けても、スイ
ッチの数を低減させることができる。

【００８６】図７にこの発明の第３実施例であるスイッ
チマトリクス１２の構造を示す。各アナログバスライン
に接続されるスイッチは４乃至５となり、従来の７乃至
８に比べて削減されている。従ってアナログバスライン
の寄生容量が低減され、参照電位発生回路１が高速化で
きる。

【００８７】図７に示されたスイッチは以下のように動
作する。上位Ａ／Ｄ変換によってサンプル信号が電圧領
域Ｚ0 にあると判断された場合には、［０］で示された
スイッチと［１］で示されたスイッチがオンする。電圧
領域Ｚ1 にあると判断された場合には、［１］で示され
たスイッチと［２］で示されたスイッチがオンする。電
圧領域Ｚ2 にあると判断された場合には、［２］で示さ
れたスイッチと［３］で示されたスイッチがオンする。
電圧領域Ｚ3 にあると判断された場合には、［３］で示
されたスイッチと［４］で示されたスイッチがオンす
る。電圧領域Ｚ4にあると判断された場合には、［４］
で示されたスイッチと［５］で示されたスイッチがオン
する。電圧領域Ｚ5 にあると判断された場合には、
［５］で示されたスイッチと［６］で示されたスイッチ
がオンする。電圧領域Ｚ6 にあると判断された場合に
は、［６］で示されたスイッチと［７］で示されたスイ
ッチがオンする。電圧領域Ｚ7 にあると判断された場合
には、［７］で示されたスイッチと［８］で示されたス
イッチがオンする。

【００８８】このように構成されたスイッチマトリクス
１２においては、第１及び第２実施例の場合とは異な
り、アナログバスラインＦＲ0 〜ＦＲ3 ，ＦＲ12〜ＦＲ
15はエラー補正用の下位参照電位のみが与えられるので
はない。サンプル信号が電圧領域Ｚ0 ，Ｚ2 ，Ｚ4 ，Ｚ
6 のいずれかにあると判断されれば、アナログバスライ
ンＦＲ0 〜ＦＲ3 ，ＦＲ12〜ＦＲ15はエラー補正用の下
位参照電位が与えられるが、電圧領域Ｚ1 ，Ｚ3 ，Ｚ5
，Ｚ7 のいずれかにあると判断されれば、アナログバ
スラインＦＲ4 〜ＦＲ11にエラー補正用の下位参照電位
が与えられる。

【００８９】前者の場合には、従来同様ＦＲ0 に最低位
の電圧、ＦＲ15に最高位の電圧が印加される。後者の場
合にはＦＲ8 に最低位の電圧が印加され、ＦＲ7 に最高
位の電圧が印加される。すなわち上位Ａ／Ｄ変換の結果
に応じてアナログバスラインへの下位参照電圧の印加の
形態が２通りある。

【００９０】この様な２通りの印加の形態に対応した下
位エンコーダ８の内部構造を図８に示す。下位エンコー
ダ８は２入力アンドゲートＡ0 〜Ａ16，Ｂ0 〜Ｂ16、検
出回路２６，２７及びスイッチ回路２８，２９から構成
される。下位電圧比較器ＦＣk （ｋ＝０〜１５）の出力
ＯＦＣk はアンドゲートＡ(k+1) の非反転入力端子及び
Ａk の反転入力端子に接続されるとともに、アンドゲー
トＢ(k-7) の非反転入力端とＢ(k-8) の反転入力端（ｋ
＞７の場合）及びアンドゲートＢ(k+9) の非反転入力端
とＢ(k+8) の反転入力端（ｋ＜８の場合、但しＢ8 の反
転入力端に限りＯＦＣ0 に接続される。）に接続され
る。またＡ0 、Ｂ0 の非反転入力端は電源電圧Ｖddに接
続され、Ａ16，Ｂ16の反転入力端は接地される。

【００９１】アンドゲートＡ0 〜Ａ16，Ｂ0 〜Ｂ16の出
力は各々検出回路２６，２７に入力される。検出回路２
６，２７の出力はスイッチ回路２８，２９に入力され
る。スイッチ回路２８，２９の出力は互いに共通に接続
され、エラー検出信号ＵＳ，ＯＳを出力する信号線１０
及び３ビットの下位Ａ／Ｄ変換信号Ｄ2 ，Ｄ1 ，Ｄ0 を
出力する端子９をなす。該共通接続された出力端１０，
９に検出回路２６，２７のいずれを出力するかは制御信
号入力端子３０，３１を介して制御することができる。

【００９２】下位電圧比較器ＦＣk （ｋ＝０〜１５）の
内部構成を図９に示す。下位電圧比較器ＦＣk の入力に
は、クロック信号φ１でそのオン・オフが制御されるス
イッチ１８及びクロック信号φ３でそのオン・オフが制
御されるスイッチ１９とが備えられている。スイッチ１
８の一方は端子５に接続され、スイッチ１９の一方はア
ナログバスラインＦＲk に接続される。スイッチ１８，
１９の他方の端子は共通に結合容量２０の一端に接続さ
れる。

【００９３】結合容量２０の他端は反転増幅器２１の入
力端に接続される。反転増幅器２１の出力端はクロック
信号φ１でオン・オフが制御されるスイッチ２２を介し
て反転増幅器２１の入力端に帰還される。反転増幅器２
１の出力端は下位エンコーダ８へ接続される。

【００９４】即ち、図３で説明した下位電圧比較器ＦＣ
k においてスイッチ２４とスイッチ２５を連動させたも
のにスイッチ１９が相当し、アナログバスラインＦＲka
〜ＦＲkbのかわりにアナログバスラインＦＲk をスイッ
チ２４、２５の一端に接続すれば、図９に示す構造と同
じ動作が行なわれる。上位電圧比較器ＣＣi は第１及び
第２実施例と同じものが用いられるので、スイッチ１
８，１９の開閉も図４に示したクロック信号φ１，φ
２，φ３に従って動作することになる。

【００９５】次に下位エンコーダ８の動作を説明する。
図７に示すスイッチマトリクス１２の出力、すなわちア
ナログバスラインに現れる下位参照電位は以下のように
なる。

【００９６】（ａ）上位Ａ／Ｄ変換の結果、アナログ信
号電圧が電圧領域Ｚ2h（ｈ＝０〜３）に存在すると判断
された場合、ＦＲ0 に最も低い電圧が印加され、以下Ｆ
Ｒ1，ＦＲ2 ，…という順で印加される電圧が高くな
る。そしてＦＲ15に最も高い電圧が印加される。

【００９７】（ｂ）上位Ａ／Ｄ変換の結果、アナログ信
号電圧が電圧領域Ｚ(2h+1)に存在すると判断された場
合、ＦＲ8 に最も低い電圧が印加され、以下ＦＲ9 ，Ｆ
Ｒ10，…，ＦＲ15，ＦＲ0 ，ＦＲ1 ，…という順で印加
される電圧が高くなる。そしてＦＲ7 に最も高い電圧が
印加される。

【００９８】上位Ａ／Ｄ変換の結果、サンプル信号が電
圧領域Ｚ2h（ｈ＝０〜３）に存在すると判断された場
合、例えばサンプル信号が下位参照電位Ｖ（２，１）と
Ｖ（２，２）の間に存在したとする。この時、制御信号
３２により［２］及び［３］で示したスイッチがオンさ
れる（図７）。この場合アナログバスラインＦＲ0 〜Ｆ
Ｒ5 の電位がサンプル信号よりも低くなり、ＦＲ6 〜Ｆ
Ｒ15の電圧がサンプル信号よりも高くなる。下位電圧比
較器ＦＣk （ｋ＝０〜１５）（図１５）はサンプル信号
と下位参照電位すなわちアナログバスラインの電圧を比
較し、その大小比較結果を出力する。したがってこの場
合、下位電圧比較器の出力ＯＦＣ0 〜ＯＦＣ5 は“１”
となり、ＯＦＣ6 〜ＯＦＣ15は“０”となる。アンドゲ
ートＡk （ｋ＝０〜１６）はＯＦＣk ・ＯＦＣ(k-1)
（但しＯＦＣ16＝“０”、ＯＦＣ(-1)＝“１”とす
る。）という論理であるため、この場合、Ａ6 の出力の
みが“１”となる（図８）。これが検出回路２６のアド
レス信号として用いられ、所望のコードが検出回路２６
から出力される。このようにアンドゲートＡk は電圧比
較器ＦＣ0 〜ＦＣ15の出力から検出回路２６のアドレス
信号を生成するデコーダの役割をする。

【００９９】次に上位Ａ／Ｄ変換の結果、サンプル信号
が電圧領域Ｚ(2h+1)（ｈ＝０〜３）に存在すると判断さ
れた場合、例えばサンプル信号が下位参照電位Ｖ（３，
１）とＶ（３，２）の間に存在したとする。この時、上
位Ａ／Ｄ変換結果により［３］及び［４］で示したスイ
ッチがオンする。この場合アナログバスラインＦＲ8〜
ＦＲ13の電位がサンプル信号よりも低くなり、他のアナ
ログバスラインの電位がサンプル信号より高くなる。そ
して下位電圧比較器の出力ＯＦＣ8 〜ＯＦＣ13は“１”
となり、出力ＯＦＣ14〜ＯＦＣ15，ＯＦＣ0 〜ＯＦＣ7
は“０”となる。これらをアンドゲートＡk （ｋ＝０〜
１６）に入力するとアンドゲートＡ0 ，Ａ14の両方の出
力が“１”となり、検出回路２６はマルチアドレッシン
グされてエラーとなる。しかしアンドゲートＢ0 〜Ｂ15
にこのような電圧比較器出力を入力した場合はアンドゲ
ートＢ6 の出力のみ“１”となり、正しくコード出力が
なされる。これとは逆に、上位Ａ／Ｄ変換の結果、サン
プル信号が電圧領域Ｚ2h（ｈ＝０〜３）に存在すると判
断された場合は、アンドゲートＢ0 〜Ｂ15はデコーダと
して正しく動作しない。

【０１００】以上から明らかなように、アンドゲートＡ
k は、上位Ａ／Ｄ変換の結果、サンプル信号が電圧領域
Ｚ2hに存在すると判断された場合に正しくアドレス信号
を発生し、アンドゲートＢk は、上位Ａ／Ｄ変換の結
果、サンプル信号が電圧領域Ｚ(2h+1)に存在すると判断
された場合に正しくアドレス信号を発生する。したがっ
て、前者の場合は検出回路２６、後者の場合は検出回路
２７がそれぞれ正しくコードを出力する。検出回路２
６，２７の出力は各々スイッチ回路２８，２９を介して
出力される。スイッチ回路２８，２９は端子３０，３１
に印加される検出制御信号によって正しい下位Ａ／Ｄ変
換の結果を選択的に出力する役割をする。

【０１０１】検出制御信号としては上位エンコーダ６の
出力である制御信号３２が利用できる。例えば２進コー
ドでコーディングされるならば、制御信号３２の最下位
ビットを検出制御信号として用いることができる。上位
Ａ／Ｄ変換の結果、サンプル信号が電圧領域Ｚ(2h+1)に
存在すると判断された場合は最下位ビットは“１”とな
る。そしてこのビットを端子３１に与え、このビットの
反転信号を端子３０に与える。スイッチ回路２８，２９
はいずれも信号“１”を受けるとそれぞれ検出回路２
６，２７の内容を端子９及び信号線１０に与えるように
すればよい。

【０１０２】図１０に検出回路２６の内部構造を示す。
信号Ｘk ，Ｘk バーは、それぞれアンドゲートＡk の出
力信号及びその反転信号を示す。検出回路２７も図１０
に示す構造を有し、この場合には信号Ｘk ，Ｘk バーは
それぞれアンドゲートＢk の出力信号及びその反転信号
を示すことになる。いずれの場合にも動作は同様である
ので、検出回路２６の場合についてのみ説明する。

【０１０３】信号Ｘk ，Ｘk バーのうち、前述の（ア）
に対応する場合にはｋ＝０〜４が、（イ）に対応する場
合にはｋ＝１２〜１５が、それぞれエラー補正用の参照
電位に起因したものである。即ちトランジスタ列Ｍ０は
アンダースケールエラーが発生した場合に対応するもの
であり、トランジスタ列Ｍ２はオーバースケールエラー
が発生した場合に対応するものである。エラー検出信号
ＯＳを出力する線（図中最も左の縦線）に接続されるト
ランジスタは、トランジスタ列Ｍ０においてはＮＭＯＳ
トランジスタであり、トランジスタ列Ｍ２においてはＰ
ＭＯＳトランジスタである。またエラー検出信号ＵＳを
出力する線（図中左から２番目の縦線）に接続されるト
ランジスタは、トランジスタ列Ｍ０においてはＰＭＯＳ
トランジスタであり、トランジスタ列Ｍ２においてはＮ
ＭＯＳトランジスタである。トランジスタ列Ｍ０，Ｍ２
からはそれぞれエラー検出信号ＵＳ，ＯＳが得られ、第
１実施例において説明したようなエラー補正に用いられ
る。これらは信号線１０へと伝えられる。

【０１０４】一方、ｋ＝４〜１１である信号Ｘk ，Ｘk
バーは下位Ａ／Ｄ変換の結果を示し、トランジスタ列Ｍ
１のトランジスタのうち、エラー検出信号ＯＳを出力す
る線及びエラー検出信号ＵＳを出力する線に接続される
トランジスタは、いずれもＮＭＯＳトランジスタであ
る。よって上位Ａ／Ｄ変換の結果と下位Ａ／Ｄ変換の結
果が一致した場合にはエラー検出信号ＯＳ，ＵＳともに
“０”となる。下位Ａ／Ｄ変換の結果を端子９へ出力す
る線（図中右側の３本の線）には入力される信号Ｘk ，
Ｘk バーの有する重み付けｋに応じてＰＭＯＳ，ＮＭＯ
Ｓの各トランジスタが接続されているので、この場合に
はトランジスタ列Ｍ１によって、上位から順にＤ2 ，Ｄ
1 ，Ｄ0 である３ビット信号からなる下位Ａ／Ｄ変換結
果が正常に得られ、端子９に与えられる。

【０１０５】さて、下位電圧比較器の出力ＯＦＣ0 をア
ンドゲートＢ8 ，Ｂ9 に接続しなければならないが、下
位エンコーダ８の配置が図８のようであると、この２つ
のアンドゲートは遠く離れて位置しているため配線の一
部分が長くなってしまい、この部分の容量が動作速度を
遅くしてしまう。この事態を避けるにはスイッチマトリ
クス１２におけるバスラインの配列を工夫し、サンプル
信号が電圧領域Ｚ2hにあるのかＺ(2h+1)にあるのかによ
らず、互いに近接した値の下位参照電位については互い
に近接したアナログバスラインに印加するようにすれば
よい。

【０１０６】図１１にこの発明の第４実施例であるスイ
ッチマトリクス１２の構造を示す。本実施例においても
種々の記号で示されたスイッチの機能は第３実施例と同
様である。本実施例と第３実施例の相違点はアナログバ
スラインの配置にあり、第３実施例でＦＲ0 〜ＦＲ15に
かけて右から順に配置されていたアナログバスライン
が、本実施例では、右から配置されたアナログバスライ
ンＦＲ0 〜ＦＲ7 と左から配置されたＦＲ8 〜ＦＲ15を
互いに交互に配置した点である。換言すれば、互いに隣
合うアナログバスラインの添字の値の差の大小の順に配
置されている。

【０１０７】スイッチマトリクス１２をこのような構成
にした場合の下位電圧比較器ＦＣ0〜ＦＣ15、下位エン
コーダ８の構成をまとめて図１２に示す。図１２に示し
たエンコーダ８と図８に示したエンコーダ８との相違点
はその配置のみであるので、ここでは相違点についての
み述べる。

【０１０８】本実施例に係る電圧比較器ＦＣ0 〜ＦＣ15
はアナログバスラインの配置（図１１）に合わせて、添
字の小さいものから順に並べられた下位電圧比較器ＦＣ
0 〜ＦＣ7 と添字の大きいものから順に並べられた下位
電圧比較器ＦＣ8 〜ＦＣ15が交互に配置され、各下位電
圧比較器に印加される下位参照電位は、以下のようにな
る。

【０１０９】(i) 上位Ａ／Ｄ変換の結果、サンプル信号
が電圧領域Ｚ2hに存在すると判断された場合、下位電圧
比較器ＦＣ0 に最も小さい下位参照電位が印加され、下
位電圧比較器ＦＣ15に最も大きい下位参照電位が印加さ
れる。ほぼ電圧領域の中間値程度の値以下の下位参照電
位は、その値の小さいものから順に、下方に配置された
下位電圧比較器から上方に配置された下位電圧比較器へ
と一つ置きに印加され、ほぼ電圧領域の中間値程度の値
以上の下位参照電位は、上方に配置された下位電圧比較
器から下方に配置された下位電圧比較器へと一つ置きに
印加される。

【０１１０】(ii)上位Ａ／Ｄ変換の結果、サンプル信号
が電圧領域Ｚ(2h+1)に存在すると判断された場合、下位
電圧比較器ＦＣ8 に最も小さい下位参照電位が印加さ
れ、下位電圧比較器ＦＣ7 に最も大きい下位参照電位が
印加される。ほぼ電圧領域の中間値程度の値以下の下位
参照電位は、その値の小さいものから順に、上方に配置
された下位電圧比較器から下方に配置された下位電圧比
較器へと一つ置きに印加され、ほぼ電圧領域の中間値程
度の値以上の下位参照電位は、下方に配置された下位電
圧比較器から上方に配置された下位電圧比較器へと一つ
置きに印加される。

【０１１１】従って下位エンコーダ８の内部構造におい
てもこれに対応してアンドゲートが配置される。添字の
小さいものから順に下から並べられたアンドゲートＡ0
〜Ａ8 と、添字の大きいものから順に上から並べられた
アンドゲートＡ9 〜Ａ16とが交互に配置される。アンド
ゲートＢ0 〜Ｂ16は、アンドゲートＡ0 〜Ａ16の配置を
上下に関して逆の順序で配置される。

【０１１２】このようなアンドゲートＡ0 〜Ａ16，Ｂ0
〜Ｂ16の配置により、サンプル信号が電圧領域Ｚ2h，Ｚ
(2h+1)にのいずれにあるかを問わず、即ちどのアナログ
バスラインに最もさい下位参照電位が印加されるかによ
らず、互いに近隣した下位電圧比較の結果ＯＦＣ0 〜Ｏ
ＦＣ16は、少なくとも２つ以上のアンドゲートを跨ぐこ
となく、近接したアンドゲートに入力される。

【０１１３】図１３にこの発明の第５実施例に係る参照
電位発生回路１（図１５）の構成を示す。本実施例に係
る参照電位発生回路１も電気的には図１６に示す参照電
位発生回路１と同様であるが、抵抗ｒ、アナログバスラ
インＦＲ0 〜ＦＲ15の配置が異なる。本実施例に係るラ
ダー抵抗は抵抗ｒを８つ直列接続したものを基本とし、
その基本単位毎に折り返して配置される。アナログバス
ラインＦＲ0 〜ＦＲ15と抵抗ｒの接続点はスイッチで接
続される。各印の意味は図７と同様である。但し図１３
で単なる“・”はスイッチを介さずに直接接続されるこ
とを意味する。

【０１１４】本実施例においてアナログバスラインＦＲ
0 〜ＦＲ15をこのように配置することによって、第４実
施例と同様に、下位電圧比較器ＦＣ0 〜ＦＣ15は、左か
ら右に向かってＦＲ0 〜ＦＲ2 、ＦＲ11〜ＦＲ15が小さ
な方から順に配置され、その他が大きい方から順に配置
される。アナログバスラインＦＲ0 〜ＦＲ15をこのよう
に配置することによって、第４実施例と同様に下位電圧
比較器ＦＣk ，ＦＣ(k-1) は常にアンドゲートＡk の近
くに配置できる。

【０１１５】第１乃至第５実施例はアナログバスライン
を一直線状に構成した場合の例であった。アナログバス
ラインの形状をこれに限定しなければ上位電圧比較器Ｃ
Ｃ0〜ＣＣ6 を下位電圧比較器ＦＣ0 〜ＦＣ14のいずれ
かで兼用することができる。図１４にこの発明の第６実
施例であるスイッチマトリクス１２の内部構造を示す。
構成は基本的に図７と同様であるが、図１４におけるア
ナログバスラインは、図７におけるアナログバスライン
と直交する形で引出し線を備えている点が異なる。

【０１１６】このように折れ曲がったアナログバスライ
ンは、図１４右側へ、即ち図１５に示した参照電位発生
回路１において、上位電圧比較器ＣＣ0 〜ＣＣ6 のある
側へ下位参照電位を導くことができる。第１実施例にお
いて説明したように、上位Ａ／Ｄ変換と下位Ａ／Ｄ変換
とは異なるタイミングで動作するため、上位電圧比較器
ＣＣ0 〜ＣＣ6 を下位電圧比較器ＦＣ0 〜ＦＣ14のいず
れかで兼用させることができる。即ちこの実施例ではセ
トリング時間の短縮のみならず、回路構成を簡易化する
という効果をも併せもつ。

【０１１７】

【発明の効果】以上に説明したように、この発明によれ
ば、各アナログバスラインに接続されるスイッチの数が
低減されるので、各アナログバスラインの寄生容量は小
さくなり、これに印加される下位参照電位のセトリング
時間が低減するために、Ａ／Ｄ変換器の動作を高速にす
ることができるという効果がある。

【０１１８】特にバスライン群を複数設けることによ
り、各バスライン群の受け持つ参照電位団が減少し、各
バスライン群における下位参照電位の変動は小さく抑え
られる。

【０１１９】また第２Ａ／Ｄ変換手段における配線の引
き回しを短くすることにより、その部分の容量を低減す
ることができる。

【図面の簡単な説明】

【図１】この発明の第１実施例の説明図である。

【図２】上位電圧比較器ＣＣi の構成図である。

【図３】下位電圧比較器ＦＣk の構成図である。

【図４】クロック信号φ１，φ２，φ３のタイミングチ
ャートである。

【図５】エラー補正回路７の構成図である。

【図６】この発明の第２実施例の説明図である。

【図７】この発明の第３実施例の説明図である。

【図８】下位エンコーダ８の構成図である。

【図９】下位電圧比較器ＦＣk の構成図である。

【図１０】スイッチ回路２６（２７）の構成図である。

【図１１】この発明の第４実施例の説明図である。

【図１２】下位エンコーダ８の構成及びこれと圧比較器
ＦＣk との接続を示す図である。

【図１３】この発明の第５実施例の説明図である。

【図１４】この発明の第６実施例の説明図である。

【図１５】従来の直並列型Ａ／Ｄ変換器の構成図であ
る。

【図１６】従来の参照電位発生回路の構成図である。

【図１７】従来の技術の説明図である。

【図１８】この発明の第１実施例の説明図である。

【符号の説明】

１参照電位発生回路２，３，５，９，１１端子４，１０信号線６上位エンコーダ７エラー補正回路８下位エンコーダ１２スイッチマトリクス３２制御信号３３上位Ａ／Ｄ変換結果３４エラー検出信号３５補正された上位Ａ／Ｄ変換結果ＶＲＴ，ＶＲＢ，ＶＣ０〜ＶＣ６：上位参照電位（下位
参照電位）Ｖ（０，ｉ）〜Ｖ（７，ｉ）：下位参照電位Ｒ0 〜Ｒ7 抵抗群ｒ抵抗ＣＣ0 〜ＣＣ6 ，ＣＣi 上位電圧比較器ＦＣ0 〜ＦＣ14，ＦＣk 下位電圧比較器ＦＲ0 〜ＦＲ15，ＦＲ0 ａ〜ＦＲ14ａ，ＦＲ0 ｂ〜ＦＲ
14ｂアナログバスライン

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【手続補正書】

【提出日】平成４年９月２４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００５９

【補正方法】変更

【補正内容】

【００５９】図３において下位電圧比較器ＦＣk の入力
には、クロック信号φ１でそのオン・オフが制御される
スイッチ２３及びクロック信号φ３でオン・オフが制御
されるスイッチ２４，２５とが備えられている。スイッ
チ２３の一方は端子５に接続され、スイッチ２４の一方
はアナログバスラインＦＲkaに接続され、スイッチ２５
の一方はアナログバスラインＦＲkbに接続される。スイ
ッチ２３、２４、２５の他方の端子は共通に結合容量２
０の一方の端子に接続される。

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims

【特許請求の範囲】

【請求項１】Ａ／Ｄ変換の対象となるサンプル信号が
入力される入力端子と、高電位点と、低電位点と、前記高電位点と前記低電位点との間に直列に接続され、
前記高電位点と前記低電位点との電位差を分圧して、前
記高電位点が有する電位及び前記低電位点が有する電位
を含んで電位の高いものから第１順序が付けられた複数
の第１参照電位を得る複数の抵抗体群と、を備え、前記第１順序において隣合う一対の前記第１参照電位
が、前記抵抗体群の各々に対応した複数の電圧領域の上
下限を定め、前記電圧領域の上下限間を分圧し、前記第１参照電位を
含んで電位の高いものから第２順序が付けられた複数の
第２参照電位を得る、直列に接続された複数の抵抗体を
前記抵抗体群の各々が有し、前記第２参照電位は、対応の前記電圧領域ごとに参照電
位団を構成し、第３順序に従って配置された複数のアナログバスライン
をそれぞれが有する、複数のバスライン群と、前記参照電位団ごとに設けられ、前記第２順序に従って
対応の前記参照電位団における前記第２参照電位がそれ
ぞれ印加される複数の参照電位線を各々が有する複数の
電位線団と、前記第１参照電位と前記サンプル信号とを比較し、前記
サンプル信号がその上下限間に含まれる特定の前記電圧
領域を対応領域として指定する第１変換結果を得る第１
Ａ／Ｄ変換手段と、前記電圧領域の各々に対応して設けられた複数のスイッ
チ群と、前記第２参照電位と前記サンプル信号とを比較し、前記
サンプル信号と前記第２参照電位との大小関係について
の第２変換結果を得る第２Ａ／Ｄ変換手段と、を更に備え、前記参照電位団の各々は、比較的高い前記第２参照電位
を有する高電位群と、比較的低い前記第２参照電位を有
する低電位群とを含み、前記電位線団の各々は、前記高電位群が印加される高電
位線群と、前記低電位群が印加される低電位線群とを有
し、前記スイッチ群の各々は、対応の前記電位線団における
前記参照電位線と前記アナログバスラインとを、前記第
２順序と前記第３順序とを対応させて接続するために前
記参照電位線及び前記アナログバスライン上に配置され
た複数のスイッチを有し、前記第１Ａ／Ｄ変換手段により前記対応領域として指定
された前記特定の電圧領域に対応する前記スイッチ群に
おける前記スイッチのみが導通し、前記アナログバスラインの各々上に配置される前記スイ
ッチの個数は、前記参照電位団の個数よりも少ない、直並列型Ａ／Ｄ変換器。
【請求項２】Ａ／Ｄ変換の対象となるサンプル信号が
入力される入力端子と、高電位点と、低電位点と、前記高電位点と前記低電位点との間に直列に接続され、
前記高電位点と前記低電位点との電位差を分圧して、前
記高電位点が有する電位及び前記低電位点が有する電位
を含んで電位の高いものから第１順序が付けられた複数
の第１参照電位を得る複数の抵抗体群と、を備え、前記第１順序において隣合う一対の前記第１参照電位
が、前記抵抗体群の各々に対応した複数の電圧領域の上
下限を定め、前記電圧領域の上下限間を分圧し、前記第１参照電位を
含んで電位の高いものから第２順序が付けられた複数の
第２参照電位を得る、直列に接続された複数の抵抗体を
前記抵抗体群の各々が有し、前記第２参照電位は、対応の前記電圧領域ごとに参照電
位団を構成し、前記参照電位団は、前記第１順序における互いに連続し
ない順位にそれぞれ対応した第１参照電位団及び第２参
照電位団に分類され、前記参照電位団の各々は、比較的高い前記第２参照電位
を有する高電位群と、比較的低い前記第２参照電位を有
する低電位群とを含み、第３順序に従って配置された複数のアナログバスライン
を有するバスライン群と、前記第１参照電位と前記サンプル信号とを比較し、前記
サンプル信号がその上下限間に含まれる特定の前記電圧
領域を対応領域として指定する第１変換結果を得る第１
Ａ／Ｄ変換手段と、前記参照電位線と前記アナログバスラインとを接続する
ために前記参照電位線及び前記アナログバスライン上に
配置された複数のスイッチを有するスイッチ団と、前記第２参照電位と前記サンプル信号とを比較し、前記
サンプル信号と前記第２参照電位との大小関係について
の第２変換結果を得る第２Ａ／Ｄ変換手段と、前記第２変換結果に基づいて前記第１変換結果を修正し
て第３変換結果を得るエラー補正手段と、を更に備え、前記アナログバスラインの各々上に配置される前記スイ
ッチの個数は、前記参照電位団の個数よりも少ない、直並列型Ａ／Ｄ変換器。
【請求項３】前記直並列型Ａ／Ｄ変換器は、前記参照
電位団ごとに設けられ、前記第２順序に従って対応の前
記参照電位団における前記参照電位がそれぞれ印加され
る複数の参照電位線を各々が有する複数の電位線団を更
に備え、前記電位線団の各々は、前記高電位群が印加される高電
位線群と、前記低電位群が印加される低電位線群とを有
し、前記バスライン群は、前記第３順序の高い方から順に第
１、第２、第３、第４バスライン群に区分され、前記電位線団は、前記第１参照電位団に対応する第１電
位線団と、前記第２参照電位団に対応する第２電位線団
とに区分され、前記スイッチは、前記第１順序における中間順位に対応する一の前記第１
電位線団における前記高及び低電位線群をそれぞれ前記
第２及び第３バスライン群に接続するためのスイッチ
と、前記一の第１電位線団の対応する前記第１順序より
も順位が１つ高い前記第１順序に対応する前記第２電位
線団における前記低電位線群を前記第１バスライン群に
接続するためのスイッチと、前記一の第１電位線団の対
応する前記第１順序よりも順位が１つ低い前記第１順序
に対応する前記第２電位線団における前記高電位線群を
前記第４バスライン群に接続するためのスイッチを含
み、前記一の第１電位線団に対応する一の前記電圧領域が前
記対応領域に指定された場合に、前記一の電位線団における前記高電位線群上に配置され
ている前記スイッチと、前記一の電位線団における前記低電位線群上に配置され
ている前記スイッチと、前記一の電位線団よりも順位が１つ高い前記第１順序に
対応する前記電位線団における前記低電位線群上に配置
されている前記スイッチと、前記一の電位線団よりも順位が１つ低い前記第１順序に
対応する前記電位線団における前記高電位線群上に配置
されている前記スイッチと、が導通し、前記バスラインは、互いに隣接する一対の前記バスライ
ンの各々が有する前記第３順序におけるの差の大小の順
序に従って配置された、請求項２記載の直並列型Ａ／Ｄ変換器。