JPH05283378A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05283378A JPH05283378A JP10364192A JP10364192A JPH05283378A JP H05283378 A JPH05283378 A JP H05283378A JP 10364192 A JP10364192 A JP 10364192A JP 10364192 A JP10364192 A JP 10364192A JP H05283378 A JPH05283378 A JP H05283378A
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- JP
- Japan
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- film
- etching
- etched
- photoresist pattern
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 title claims description 6
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- 229910052782 aluminium Inorganic materials 0.000 description 13
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- 229910052710 silicon Inorganic materials 0.000 description 4
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 フォトレジストパターンを用いたエッチング
工程において、設計寸法通りの配線幅及びホール径のエ
ッチングパターンを得ることを可能とする。 【構成】 被エッチング膜２の上にフォトレジストパタ
ーン３を形成し、このフォトレジストパターン３をマス
クにして被エッチング膜２をエッチングするに際し、フ
ォトレジストパターン３及び被エッチング膜２の上に所
要膜厚の保護膜５を堆積し、この保護膜５と被エッチン
グ膜２とを同時にエッチングする。保護膜５がフォトレ
ジストパターン３の側面に残されることで、被エッチン
グ膜２のサイドエッチングが抑制され、サイドエッチン
グによるエッチング寸法の誤差が抑制される。
工程において、設計寸法通りの配線幅及びホール径のエ
ッチングパターンを得ることを可能とする。 【構成】 被エッチング膜２の上にフォトレジストパタ
ーン３を形成し、このフォトレジストパターン３をマス
クにして被エッチング膜２をエッチングするに際し、フ
ォトレジストパターン３及び被エッチング膜２の上に所
要膜厚の保護膜５を堆積し、この保護膜５と被エッチン
グ膜２とを同時にエッチングする。保護膜５がフォトレ
ジストパターン３の側面に残されることで、被エッチン
グ膜２のサイドエッチングが抑制され、サイドエッチン
グによるエッチング寸法の誤差が抑制される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にエッチング工程の改善に関する。
関し、特にエッチング工程の改善に関する。
【０００２】
【従来の技術】従来の半導体装置におけるエッチング工
程は、図４（ａ）に示すように、先ず被エッチング膜で
あるシリコンウェハ２１のアルミニウム膜２２上にフォ
トレジストパターン２３をパターニングする。次いで、
図４（ｂ）のように、このフォトレジストパターン２３
をマスクにしてＢＣｌ3 ，Ｃｌ2 のエッチングガスプラ
ズマ２６でアルミニウム膜２２をエッチングを行い、ア
ルミニウム配線２７を得ている。
程は、図４（ａ）に示すように、先ず被エッチング膜で
あるシリコンウェハ２１のアルミニウム膜２２上にフォ
トレジストパターン２３をパターニングする。次いで、
図４（ｂ）のように、このフォトレジストパターン２３
をマスクにしてＢＣｌ3 ，Ｃｌ2 のエッチングガスプラ
ズマ２６でアルミニウム膜２２をエッチングを行い、ア
ルミニウム配線２７を得ている。
【０００３】
【発明が解決しようとする課題】このような従来のエッ
チング工程では、エッチングすることによりサイドエッ
チングが生じ、形成されるアルミニウム配線２７の線幅
がフォトレジストパターン２３より細くなり、設計寸法
通りのエッチングパターンが得られないという問題点が
あった。又、ホールをエッチング形成する場合には、サ
イドエッチングによってフォトレジストの解像度以上の
微細なエッチングパターンが得られず、ホール径が設計
寸法よりも大きくなるという問題点があった。本発明の
目的は、設計寸法通りの配線幅及びホール径のエッチン
グパターンを得ることができる半導体装置の製造方法を
提供することにある。
チング工程では、エッチングすることによりサイドエッ
チングが生じ、形成されるアルミニウム配線２７の線幅
がフォトレジストパターン２３より細くなり、設計寸法
通りのエッチングパターンが得られないという問題点が
あった。又、ホールをエッチング形成する場合には、サ
イドエッチングによってフォトレジストの解像度以上の
微細なエッチングパターンが得られず、ホール径が設計
寸法よりも大きくなるという問題点があった。本発明の
目的は、設計寸法通りの配線幅及びホール径のエッチン
グパターンを得ることができる半導体装置の製造方法を
提供することにある。
【０００４】
【課題を解決するための手段】本発明は、被エッチング
膜の上にフォトレジストパターンを形成し、このフォト
レジストパターンをマスクにして被エッチング膜をエッ
チングするに際し、フォトレジストパターン及び被エッ
チング膜の上に所要膜厚の保護膜を堆積し、この保護膜
と被エッチング膜とを同時にエッチングする。
膜の上にフォトレジストパターンを形成し、このフォト
レジストパターンをマスクにして被エッチング膜をエッ
チングするに際し、フォトレジストパターン及び被エッ
チング膜の上に所要膜厚の保護膜を堆積し、この保護膜
と被エッチング膜とを同時にエッチングする。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を製造工程順に示す断面
図である。先ず、図１（ａ）のように、シリコンウェハ
１のアルミニウム膜２上にフォトレジストパターン３を
パターン形成する。その上で、図１（ｂ）のように、Ｃ
ＨＦ3 のガスプラズマ４でフォトレジストパターン３及
びアルミニウム膜２上にＣＦ2 高分子の保護膜５を堆積
させる。
る。図１は本発明の第１実施例を製造工程順に示す断面
図である。先ず、図１（ａ）のように、シリコンウェハ
１のアルミニウム膜２上にフォトレジストパターン３を
パターン形成する。その上で、図１（ｂ）のように、Ｃ
ＨＦ3 のガスプラズマ４でフォトレジストパターン３及
びアルミニウム膜２上にＣＦ2 高分子の保護膜５を堆積
させる。
【０００６】その後、図１（ｃ）のように、ＢＣｌ3 ，
Ｃｌ2 のエッチングガスプラズマ６で保護膜５及びアル
ミニウム膜２のエッチングを行ない、アルミニウム配線
７を形成する。このエッチングにより、保護膜５がフォ
トレジストパターン３の側面に残されるため、その厚さ
分だけアルミニウム膜２のエッチングが抑制される。し
たがって、アルミニウム膜２にサイドエッチングが生じ
ても、フォトレジストパターン３の幅よりもアルミニウ
ム配線７の幅寸法が小さくなることはない。
Ｃｌ2 のエッチングガスプラズマ６で保護膜５及びアル
ミニウム膜２のエッチングを行ない、アルミニウム配線
７を形成する。このエッチングにより、保護膜５がフォ
トレジストパターン３の側面に残されるため、その厚さ
分だけアルミニウム膜２のエッチングが抑制される。し
たがって、アルミニウム膜２にサイドエッチングが生じ
ても、フォトレジストパターン３の幅よりもアルミニウ
ム配線７の幅寸法が小さくなることはない。
【０００７】図２は本発明の第２実施例を製造工程順に
示す断面図であり、ここではホールを開設する例を示し
ている。先ず、図２（ａ）のように、シリコンウェハ１
１のＳｉＯ2 膜１２上にフォトレジストパターン１３を
パターン形成する。その上で、図２（ｂ）のように、Ｃ
ＨＦ3 のガスプラズマ１４でフォトレジストパターン１
３及びＳｉＯ2 膜１２上にＣＦ2 高分子の保護膜１５を
堆積させる
示す断面図であり、ここではホールを開設する例を示し
ている。先ず、図２（ａ）のように、シリコンウェハ１
１のＳｉＯ2 膜１２上にフォトレジストパターン１３を
パターン形成する。その上で、図２（ｂ）のように、Ｃ
ＨＦ3 のガスプラズマ１４でフォトレジストパターン１
３及びＳｉＯ2 膜１２上にＣＦ2 高分子の保護膜１５を
堆積させる
【０００８】その後、図２（ｃ）のように、ＣＦ4 ，Ｃ
ＨＦ3 ，Ａｒのエッチングガスプラズマ１６で保護膜１
５及びＳｉＯ2 膜１２のエッチングを行う。このエッチ
ングにより、保護膜１５はフォトレジストパターン１３
の側面で残されるため、その厚さ分だけＳｉＯ2 膜１２
のエッチングが抑制され、フォトレジストパターン１３
より小さな径寸法のホール１７が得られる。
ＨＦ3 ，Ａｒのエッチングガスプラズマ１６で保護膜１
５及びＳｉＯ2 膜１２のエッチングを行う。このエッチ
ングにより、保護膜１５はフォトレジストパターン１３
の側面で残されるため、その厚さ分だけＳｉＯ2 膜１２
のエッチングが抑制され、フォトレジストパターン１３
より小さな径寸法のホール１７が得られる。
【０００９】尚、保護膜の厚さを適切に設定すること
で、エッチング後に残される保護膜の厚さにより被エッ
チング膜のサイドエッチング量を適切に調整することが
できる。例えば、図３に示すように、従来の技術では保
護膜厚は０Åであるためサイドエッチング量は 0.2μｍ
あったが、保護膜厚を3000Åにするとサイドエッチング
量は０μｍとなり、設計寸法通りのエッチングパターン
が得られることになる。
で、エッチング後に残される保護膜の厚さにより被エッ
チング膜のサイドエッチング量を適切に調整することが
できる。例えば、図３に示すように、従来の技術では保
護膜厚は０Åであるためサイドエッチング量は 0.2μｍ
あったが、保護膜厚を3000Åにするとサイドエッチング
量は０μｍとなり、設計寸法通りのエッチングパターン
が得られることになる。
【００１０】
【発明の効果】以上説明したように本発明は、フォトレ
ジストパターン上に保護膜を堆積させた後エッチングを
行うので、この保護膜によって被エッチング膜のサイド
エッチングが抑制される。したがって、この保護膜の膜
厚を適切にすることで設計寸法通りの線幅或いはホール
径のエッチングパターンを得ることができる効果があ
る。
ジストパターン上に保護膜を堆積させた後エッチングを
行うので、この保護膜によって被エッチング膜のサイド
エッチングが抑制される。したがって、この保護膜の膜
厚を適切にすることで設計寸法通りの線幅或いはホール
径のエッチングパターンを得ることができる効果があ
る。
【図１】本発明の第１実施例を製造工程順に示す断面図
である。
である。
【図２】本発明の第２実施例を製造工程順に示す断面図
である。
である。
【図３】保護膜の膜厚とサイドエッチング量の関係を示
す図である。
す図である。
【図４】従来の製造方法を工程順に示す断面図である。
１ シリコンウェハ ２ アルミニウム膜 ３ フォトレジストパターン ５ 保護膜 ７ アルミニウム配線
Claims (1)
- 【請求項１】 被エッチング膜の上にフォトレジストパ
ターンを形成し、このフォトレジストパターンをマスク
にして被エッチング膜をエッチングする工程を含む半導
体装置の製造方法において、前記フォトレジストパター
ン及び被エッチング膜の上に所要膜厚の保護膜を堆積
し、この保護膜と被エッチング膜とを同時にエッチング
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10364192A JPH05283378A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10364192A JPH05283378A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283378A true JPH05283378A (ja) | 1993-10-29 |
Family
ID=14359397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10364192A Pending JPH05283378A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283378A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009067381A1 (en) * | 2007-11-21 | 2009-05-28 | Lam Research Corporation | Method of controlling etch microloading for a tungsten-containing layer |
| KR101274308B1 (ko) * | 2005-05-31 | 2013-06-13 | 램 리써치 코포레이션 | 임계 치수 감소 및 거칠기 제어 |
-
1992
- 1992-03-30 JP JP10364192A patent/JPH05283378A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101274308B1 (ko) * | 2005-05-31 | 2013-06-13 | 램 리써치 코포레이션 | 임계 치수 감소 및 거칠기 제어 |
| WO2009067381A1 (en) * | 2007-11-21 | 2009-05-28 | Lam Research Corporation | Method of controlling etch microloading for a tungsten-containing layer |
| US8518282B2 (en) | 2007-11-21 | 2013-08-27 | Lam Research Corporation | Method of controlling etch microloading for a tungsten-containing layer |
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