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JPH05283362A - 多層配線の形成方法 - Google Patents

多層配線の形成方法

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JPH05283362A
JPH05283362A JP4081285A JP8128592A JPH05283362A JP H05283362 A JPH05283362 A JP H05283362A JP 4081285 A JP4081285 A JP 4081285A JP 8128592 A JP8128592 A JP 8128592A JP H05283362 A JPH05283362 A JP H05283362A
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JP
Japan
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film
plug
hole
tungsten
cvd
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Pending
Application number
JP4081285A
Other languages
English (en)
Inventor
Naoki Nagashima
直樹 長島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Priority to US08/037,640 priority patent/US5312773A/en
Publication of JPH05283362A publication Critical patent/JPH05283362A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【目的】 多層配線のプラグ中に空洞が生じるのを防止
し、アスペクト比の高いスルーホールを容易に埋め込め
るようにするとともに、接触抵抗の低減とプラグによる
配線層の侵食を図る。 【構成】 スルーホールの内壁に沿ってサイドウォール
としてのＴｉ膜１６，ＴｉＯＮ膜１７とＳｉＯ2膜１８
を順に形成し、選択Ｗ−ＣＶＤを行なって、タングステ
ンプラグ１９Ａをポリシリコン膜１３の下面まで形成す
る。次に、ＳｉＯ2膜１８の上部をエッチング除去して
ポリシリコン膜１３を露出させた後、再度選択Ｗ−ＣＶ
Ｄを行なって、タングステンプラグ１９Ｂを形成する。
これによって、スルーホール内にプラグ１９Ａ，１９Ｂ
を空洞の発生なしに形成することが可能となり、また、
ポリシリコン膜１３とプラグ１９Ｂとの接触抵抗の低
減、及びプラグ１９Ｂによるポリシリコン膜１３の侵食
を防ぐことが可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多層配線の形成方法に
関し、更に詳しくは、タングステン等のメタルＣＶＤ法
によりスルーホールを埋め込む方法に係わる。
【０００２】
【従来の技術】近年、半導体装置では、２次元方向の縮
小のみならず配線の多層化，デバイス構造の３次元化が
進んでいる。一方、多層配線においては、配線金属や層
間絶縁膜の厚さなどの縦寸法は、高性能化の理由から下
地寸法に比べ縮小が進んでおらず、そのため、配線用接
続孔（スルーホールなど）のアスペクト比は益々増大し
ている。このため、半導体装置の高集積化，高性能化を
期するためには、低抵抗であると同時に急峻な構造に対
応できる多層配線技術が必須となっている。現在、多層
配線材料にはスパッタ法で形成したアルミニウム等の金
属薄膜が用いられているが、Ｓｉコンタクトや配線間に
おける接続不良は、すでに重大な問題になってきてい
る。これは、本質的には深い接続孔で金属薄膜の被覆性
が十分でないことに起因している。このような問題を解
決し得る多層配線技術として、選択Ｗ−ＣＶＤ技術が知
られている。この技術は、接続孔内のみにタングステン
（Ｗ）を選択成長できるため深孔の埋め込みに適用で
き、プロセスが簡便であるとされているが、選択Ｗ−Ｃ
ＶＤ法を用いてスルーホール内と底部の導電層間を接続
しようとした場合、スルーホール底部以外から成長した
Ｗがスルーホールを塞ぎ、スルーホール内に空洞が形成
してしまう問題があった。従来、この問題を解決する方
法として、特願平３−１５１２７６号に係る技術のよう
にＷが成長し難い物質をスルーホール側壁に被着させ、
スルーホール内の導電層手前までＷを成長させ、しかる
後に、再度選択Ｗ−ＣＶＤによって埋め込む方法が考え
られていた。
【０００３】
【発明が解決しようとする課題】この方法では、例え
ば、図８に示すように、第１の導電層としてのポリシリ
コン膜１上に、順次、第１の絶縁層としてのＳｉＯ2膜
２、第２の導電層としてのＳｉ膜３、第２の絶縁層とし
てのＳｉＯ2膜４を形成し、次に、Ｓｉ膜３表面が露出
するようにスルーホール５を形成し、側壁ＳｉＯ2６を
被着させた構造に対して、選択Ｗ−ＣＶＤによりタング
ステン７をＳｉ膜３の下面まで埋み込み、その後、等方
性エッチングにより側壁ＳｉＯ2６上部をエッチングし
てＳｉ膜３を露出させ、図９に示すように、再度選択Ｗ
−ＣＶＤによりタングステン８を埋め込んでポリシリコ
ン膜１とＳｉ膜３とを電気的に接続する場合、スルーホ
ール内の第２の導電層であるＳｉ膜３は、タングステン
８を形成する際に、図９のように、選択Ｗ−ＣＶＤの還
元作用によって侵食され、トランジスタの接合リーク増
大などの問題を引き起こす。また、Ｗに対するＳｉや多
結晶シリコンの電気的な接触抵抗は、ＡｌやＴｉなどの
金属に対するものより高いとされており、特にＳｉ膜３
の厚さが薄くなるほど抵抗が高くなり、Ｗを層間の接続
に用いた場合、トランジスタの寄生抵抗を増大させ集積
回路の性能を低下させるなどの問題がある。
【０００４】本発明は、このような従来の問題点に着目
して創案されたものであって、選択ＣＶＤによりスルー
ホール内のＳｉやポリシリコンを侵食することなくプラ
グを埋め込み、且つ接触抵抗の低減を図った多層配線の
形成方法を得んとするものである。
【０００５】
【課題を解決するための手段】そこで、本発明は、第１
の導電層上に、第１の絶縁層，第２の導電層及び第２の
絶縁層を順次堆積し、スルーホールを形成して導電物質
を埋め込む多層配線の形成方法において、予めスルーホ
ールの側壁のみに導電物質が成長し難い物質を被着さ
せ、選択ＣＶＤ法により第２の導電層の下面まで導電物
質を埋め込み、しかる後、前記導電物質が成長し難い物
質を除いてＣＶＤ法により前記スルーホールに導電物質
を埋め込むことを、その解決方法としている。
【０００６】
【作用】スルーホールの側壁のみに導電物質が選択的な
成長をしない物質を被着させたことにより、次工程での
選択ＣＶＤによって、第１の導電層の表面（スルーホー
ルの底面）のみから導電物質でなるプラグの成長が始ま
る。このようなＣＶＤ成長を第２の導電層の下面で停止
させ、次に、上記した選択的な成長をし難い物質の露出
した部分を除き、再度選択ＣＶＤ成長を行なうことによ
り、第２の導電層とプラグを接続する。
【０００７】
【実施例】以下、本発明に係わる多層配線の形成方法の
詳細を図面に示す実施例に基づいて説明する。
【０００８】先ず、本実施例では、図１に示すように、
基体（図示省略）上に、例えば３００ｎｍの膜厚で、第
１の導電層としてのポリシリコン膜１１を堆積させた
後、その上に第１の絶縁膜としてのＳｉＯ2膜１２を例
えば６００ｎｍの膜厚に堆積させる。このＳｉＯ2膜１
２の上には、第２の導電層としてのポリシリコン膜１３
を例えば１５０ｎｍの膜厚に堆積させる。さらに、この
ポリシリコン膜１３の上に絶縁層としてのＳｉＯ2膜１
４を例えば２５０ｎｍ膜厚に堆積させる。次に、フォト
リソグラフィー技術及びドライエッチング技術を用い
て、同図に示すように、ポリシリコン膜１１表面が露出
するようなスルーホール１５を形成する。なお、このス
ルーホール１５の径寸法は例えば０．５〜０．９μｍで
ある。
【０００９】次に、図２に示すように、第２の導電層と
してのポリシリコン膜１３と選択ＣＶＤによる成長物質
としてのタングステンの双方に対し接触抵抗が小さく、
且つタングステンの成長時およびその後のアニールにお
けるタングステンの侵食を受けない物質としてＴｉ膜１
６とＴｉＯＮ膜１７をサイドウォール側壁での厚さがそ
れぞれ５０ｎｍとなるように全面に堆積する。
【００１０】次に、図３に示すように、Ｔｉ膜１６とＴ
ｉＯＮ膜１７をエッチバックを行なうことにより、スル
ーホール１５の内周面のみにサイドウォールとして残
す。なお、この反応性イオンエッチング（ＲＩＥ）で行
なわれ、その条件は以下に示す通りである。
【００１１】 ○エッチングガス及びその流量 ＢＣｌ3／Ｃｌ2＝８０／１０ ＳＣＣＭ ○圧力…２．２×１０-2 Ｂａｒ ○電力…９００Ｗ ○時間…１５秒 次に、このようにしてサイドウォール（１６，１７）が
形成された後、選択ＣＶＤ物質としてのタングステンが
選択的に成長し難い物質としてＳｉＯ2膜１８をＣＶＤ
法を用いて、例えば膜厚５００Åとなるように、全面に
堆積させる。
【００１２】次に、図４に示すように、ＳｉＯ2膜１８
をエッチバックを行ない、Ｔｉ膜１６とＴｉＯＮ膜１７
を露出させずにスルーホールの内周面のみにサイドウォ
ールとして残す。なお、このエッチバックは反応性イオ
ンエッチング（ＲＩＥ）で行なわれ、その条件は以下に
示す通りである。
【００１３】 ○エッチングガス及びその流量 酸素（Ｏ2）…８ ＳＣＣＭ 三フッ化メタン（ＣＨＦ3）…７５ ＳＣＣＭ ○圧力…６．８×１０-2 Ｂａｒ ○出力…１１５０Ｗ ○時間…終端検出 次いで、このようにしてサイドウォール（１６，１７，
１８）が形成された後、前処理として、例えば、硫酸過
水処理（１０分）、ライトエッチ（水１００：ＨＦｌ）
３０秒等のウエット処理や、プラズマ処理等のドライ処
理を行なう。以下に、ドライ処理としてＮ2プラズマを
用いた前処理とＨ2プラズマを用いた前処理の例を示
す。
【００１４】 ＜Ｎ2プラズマ処理＞ ○ガス及びその流量：Ｎ2／ＮＦ3／Ａｒ＝５０／５／５
ＳＣＣＭ ○出力：８８Ｗ（０．５Ｗ／ｃｍ2） ○温度：設定なし（〜１００℃） ＜Ｈ2プラズマ処理＞ ○ガス及びその流量：Ｈ2／ＮＦ3／Ａｒ＝５０／１０／
５ ＳＣＣＭ ○出力：８８Ｗ（０．５Ｗ／ｃｍ2） ○温度：設定なし（〜１００℃） 次に、図５に示すように、選択Ｗ−ＣＶＤ法によりタン
グステンプラグ１９Ａを、第２の導電層のポリシリコン
膜１３の下面まで成長させる。なお、このような選択Ｗ
のＣＶＤの方法としては、シラン還元法及び水素還元
法、その他の還元法を用いることができる。以下に、シ
ラン還元法及び水素還元法のＣＶＤ条件を示す。
【００１５】 ＜シラン還元法＞ ○ガス及びその流量 シラン（ＳｉＨ4）…７ ＳＣＣＭ アルゴン（Ａｒ）…１５ ＳＣＣＭ 六フッ化タングステン（ＷＦ6）…１０ ＳＣＣＭ 水素（Ｈ2）…１０００ ＳＣＣＭ ○温度…２６０℃（２４０〜２８０℃） ＜水素還元法＞ （第１段階） ○ガス及びその流量 水素（Ｈ2）…５００ ＳＣＣＭ アルゴン（Ａｒ）…１０ ＳＣＣＭ 六フッ化タングステン（ＷＦ6）…０．５ ＳＣＣＭ ○温度…４２０〜４７０℃ （第２段階） ○ガス及びその流量 水素（Ｈ2）…５００ ＳＣＣＭ アルゴン（Ａｒ）…１０ ＳＣＣＭ 六フッ化タングステン（ＷＦ6）…５ ＳＣＣＭ ○温度…４２０〜４７０℃ 次に、図６に示すように、サイドウォールであるＳｉＯ
2膜１８の上部を、例えば等方性エッチングであるプラ
ズマエッチングを行なって除去し、導電性のサイドウォ
ール（１６，１７）を露出させる。なお、プラズマエッ
チング処理の条件は以下の通りである。
【００１６】 ○ガス及びその流量：ＣＦ4／Ｏ2／Ａｒ＝５０／５／４
５ ＳＣＣＭ ○出力：６００Ｗ ○温度：６０℃ ○時間：２分 次に、再度選択Ｗ−ＣＶＤを行なって、図７に示すよう
に、タングステンプラグ１９Ｂでスルーホール１５を埋
めることにより、第１の導電層であるポリシリコン膜１
１と、第２の導電層であるポリシリコン膜１３と接触し
たＴｉ膜１６とＴｉＯＮ膜１７との導通を可能にするタ
ングステンプラグ１９Ａ，１９Ｂが形成される。タング
ステンプラグ１９Ｂを形成する際に、ポリシリコン膜１
３の露出部がＴｉ膜１６とＴｉＯＮ膜１７とによって覆
われているため、選択Ｗ−ＣＶＤを行なった際やその後
のアニールにおいて、ＷによるＳｉの侵食が起こらず、
トランジスタの接合破壊などを起こすことがない。ま
た、ポリシリコン膜１３とタングステンプラグ１９Ｂと
の電気的な接触抵抗は、ポリシリコン膜１３とタングス
テンプラグ１９Ｂに対して電気的な接触抵抗の低いＴｉ
膜１６とＴｉＯＮ膜１７を通して行なわれるため低くな
り、回路上の特性を向上させることができる。
【００１７】タングステンプラグ１９Ｂは、タングステ
ンプラグ１９Ａ上に形成することと、タングステンプラ
グ１９Ａの上面とＴｉ膜１６及びＴｉＯＮ膜１７の最上
部までの距離が小さくなっているため、タングステンが
両方から同時に成長を始めても空洞が生ずることはな
い。
【００１８】また、前半工程での選択Ｗ−ＣＶＤでは、
タングステンプラグ１９Ａが上方に向かって一方向に成
長をするため、プラグ内に空洞が生じない。この際、第
２の導電層であるポリシリコン膜１３の側壁は、ＳｉＯ
2膜１８で覆われているため、侵食されることがなく、
タングステンプラグ完成後のリーク電流を低く抑えるこ
とができる。
【００１９】以上、実施例について説明したが、本発明
は、これに限定されるものではなく、各種の変更が可能
である。
【００２０】例えば、上記実施例においては、第１，第
２の導電層をポリシリコンで形成し、第１，第２の絶縁
層をＳｉＯ2で形成したが、これらの材料も勿論変更可
能である。
【００２１】また、上記実施例においては、プラグ材料
としてタングステンを適用したが、選択ＣＶＤ法が適用
できる物質であれば、他の材料（Ａｌ，ポリシリコン
等）でもよい。
【００２２】更に、上記実施例においては、導電性のサ
イドウォール材料としてＴｉとＴｉＯＮの２層膜を適用
したが、選択ＣＶＤ時の侵食を受けず、第２の導電層と
第２の選択ＣＶＤで形成されるプラグ材料の双方に対し
低い接触抵抗を示す物質であれば、他の材料でも良い。
また、導電性のサイドウォールは、２層膜に限定される
ものではない。さらに、導電性のサイドウォール材料
は、必ずしも設ける必要はなく、タングステンプラグの
埋め込み上、タングステンが成長し難い物質をサイドウ
ォール材料として用いれば足りる。上記実施例では、Ｓ
ｉＯ2膜をサイドウォールとして用いたが、プラグの選
択成長がし難い物質であれば、他の材料でもよく、さら
には、サイドウォールに用いた導電物質（Ｔｉ，ＴｉＯ
Ｎ等）が酸化や窒化により表面が選択的に成長し難い物
質になる場合は、ＳｉＯ2を被着させる代わりに、導電
物質を堆積後、異方性エッチングを行ってから表面酸化
や表面窒化を行なってもよい。
【００２３】また、上記実施例においては、上部のプラ
グもタングステンで形成したが、電気抵抗が小さけれ
ば、他の材料を用いてもよい。
【００２４】さらに、上記実施例は、本発明を、下層配
線であるポリシリコン膜配線上でのスルホールに適用し
て説明したが、半導体基板上のコンタクトホールの埋め
込みに適用しても勿論よい。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
に係わる多層配線の形成方法によれば、プラグ中に空洞
やシームを発生させることなく、選択ＣＶＤのカバレー
ジや核成長密度によらずに埋め込みできる効果があり、
且つ、第２の導電層がプラグ材料により侵食されること
を防ぎ、さらに、第２の導電層とプラグとの電気的な接
触抵抗を低減することができる。このため、例えば、還
元法や温度などの条件を広く取れ、成長レートを上げる
と共に、選択性を十分確保できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施例の工程を示す断面図。
【図２】本発明の実施例の工程を示す断面図。
【図３】本発明の実施例の工程を示す断面図。
【図４】本発明の実施例の工程を示す断面図。
【図５】本発明の実施例の工程を示す断面図。
【図６】本発明の実施例の工程を示す断面図。
【図７】本発明の実施例の工程を示す断面図。
【図８】従来例の断面図。
【図９】従来例の断面図。
【符号の説明】
１１…ポリシリコン膜（第１の導電層） １２…ＳｉＯ2膜（第１の絶縁膜） １３…ポリシリコン膜（第２の導電膜） １４…ＳｉＯ2膜（第２の絶縁膜） １５…スルーホール １６…Ｔｉ膜 １７…ＴｉＯＮ膜 １８…ＳｉＯ2膜 １９Ａ，１９Ｂ…タングステンプラグ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電層上に、第１の絶縁層，第２
    の導電層及び第２の絶縁層を順次堆積し、スルーホール
    を形成して導電物質を埋め込む多層配線の形成方法にお
    いて、 予めスルーホールの側壁のみに導電物質が成長し難い物
    質を被着させ、選択ＣＶＤ法により第２の導電層の下面
    まで導電物質を埋め込み、しかる後、前記導電物質が成
    長し難い物質を除いてＣＶＤ法により前記スルーホール
    に導電物質を埋め込むことを特徴とする多層配線の形成
    方法。
JP4081285A 1992-04-03 1992-04-03 多層配線の形成方法 Pending JPH05283362A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP4081285A JPH05283362A (ja) 1992-04-03 1992-04-03 多層配線の形成方法
US08/037,640 US5312773A (en) 1992-04-03 1993-03-26 Method of forming multilayer interconnection structure

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Application Number Priority Date Filing Date Title
JP4081285A JPH05283362A (ja) 1992-04-03 1992-04-03 多層配線の形成方法

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ID=13742108

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Application Number Title Priority Date Filing Date
JP4081285A Pending JPH05283362A (ja) 1992-04-03 1992-04-03 多層配線の形成方法

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JP (1) JPH05283362A (ja)

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