JPH05258559A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体記憶装置において、内部で発生される
一定電位の基準電位を装置外部から測定できるようにす
ることを目的とする。 【構成】 半導体記憶装置は、入力制御信号に従って内
部ノード測定テストモードが設定されたか否かを検知す
るテストモード検知回路（１０２）と、このテストモー
ド検知回路の出力に従って、アドレス入力端子（１０１
ａ，１０１ｂ）を内部ノード測定回路（１０４）へ接続
する入力切換回路（１０３）および内部ノード測定回路
（１０４）の出力をデータ出力端子（１０６ａ，１０６
ｂ）へ接続する出力切換回路（１０５）を含む。内部ノ
ード測定回路はテストモード検知信号に応答して内部基
準電位Ｖｒｅｆと入力切換回路から伝達された外部参照
電位とを比較しかつ該比較結果を示す信号を出力する。
内部ノード測定テストモード時においては内部ノード測
定回路が内部基準電位Ｖｒｅｆと外部からの参照電位と
を比較するとともに、この比較結果を示す信号がデータ
出力端子へ伝達される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、内部で発生される基準電位の正常・異常を外
部で判断するための構成に関する。

【０００２】

【従来の技術】図１４は従来の半導体記憶装置の全体の
構成を概略的に示すブロック図である。図１４において
は、半導体記憶装置の一例としてダイナミック・ランダ
ム・アクセス・メモリが示される。

【０００３】図１４において、半導体記憶装置１０７
は、行および列のマトリクス状に配列された複数のメモ
リセルを備えるメモリセルアレイ８０４と、アドレス入
力端子１０１ａ〜１０１ｂを介して与えられる外部アド
レスから内部ロウアドレスＲＡおよび内部コラムアドレ
スＣＡを発生するアドレスバッファ８０２と、アドレス
バッファ８０２からの内部ロウアドレスＲＡに応答して
メモリセルアレイ８０４の対応の行を選択するロウデコ
ーダ８０５と、アドレスバッファ８０２からの内部コラ
ムアドレスＣＡに応答してメモリセルアレイ８０６の対
応の列を選択するコラムデコーダ８０６と、メモリセル
アレイ８０４のロウデコーダ８０５およびコラムデコー
ダ８０６により選択されたメモリセルのデータが伝達さ
れる内部データ伝達線８０８と、この内部データ伝達線
８０８上のデータを増幅するプリアンプ８０９と、プリ
アンプ８０９で増幅されたデータをさらに増幅してデー
タ出力端子１０６ａへこの増幅後のデータを外部読出デ
ータとして伝達するメインアンプ８１０を含む。

【０００４】図１４においては、データの読出経路のみ
が示され、書込経路は示されていない。内部データ伝達
線８０８はメモリセルアレイ８０４の選択されたメモリ
セルから読出されたデータを伝達するとともに、この選
択されたメモリセルへ書込データを伝達するＩＯ線であ
ってもよい。また、この内部データ伝達線８０８は、内
部書込データを伝達する信号線と内部読出データを伝達
する信号線とが別々に設けられたＩＯ分離構造における
内部読出データ伝達線（Ｏ線）であってもよい。

【０００５】半導体記憶装置１０７は、さらに外部制御
信号を制御信号入力端子８０１を介して受けかつアドレ
スバッファ８０２からのアドレスビットを受けて内部制
御信号を発生する制御回路８０３と、制御回路８０３か
らの制御信号に応答してメモリセルアレイにおけるデー
タの書込／読出動作を実行するメモリセルアレイ駆動回
路８０７を含む。この制御回路８０３がアドレスバッフ
ァ８０２からアドレスビットを受けているのは、メモリ
セルアレイ８０４が複数のブロックに分割されており、
選択されたワード線を含むブロックのみを駆動するブロ
ック分割方式の動作を実現するためである。制御回路８
０３は、図１４においてはアドレスバッファ８０２、ロ
ウデコーダ８０５、コラムデコーダ８０６、メモリセル
アレイ駆動回路８０７、プリアンプ８０９およびメイン
アンプ８１０の動作を制御するように示される。

【０００６】メモリセルアレイ駆動回路８０７は、メモ
リセルアレイ８０４におけるビット線のプリチャージ／
イコライズおよび選択メモリセルのデータを検知増幅す
るセンスアンプの活性／不活性化などの動作を制御す
る。

【０００７】また、プリアンプ８０９およびメインアン
プ８１０は、制御回路８０３からの内部読出イネーブル
信号に応答して活性化されて内部データ伝達線８０８上
のデータの増幅動作および外部読出データの生成を実行
する。

【０００８】この半導体記憶装置１０７はさらに、メモ
リセルアレイ８０４におけるビット線のプリチャージ電
位ＶＢＬを発生するＶＢＬ発生回路８５１と、メモリセ
ルのセルプレート（メモリセルキャパシタの一方電極）
の電位ＶＣＰを発生するＶＣＰ発生回路８５２を含む。
このＶＢＬ発生回路８５１およびＶＣＰ発生回路８５２
は端子８６０へ与えられる外部電源電圧に応答して内部
の所望の電位ＶＢＬおよびＶＣＰを発生してもよい。ま
たこれに代えてこのＶＢＬ発生回路８５１およびＢＣＰ
発生回路８５２は、端子８６０へ与えられた電源電圧を
内部でさらに降圧し、この降圧電源電圧に従って所望の
電位ＶＢＬおよびＶＣＰを発生する構成であってもよ
い。

【０００９】また制御回路８０３は、アドレスバッファ
８０２からのアドレス信号の変化時点を検出するアドレ
ス変化検出回路を含み、このアドレス変化検出に従って
内部制御信号の発生タイミングを決定する構成であって
もよい。次に動作について説明する。

【００１０】制御信号入力端子８０１へ与えられる信号
（／ＣＳ（チップセレクト）、／ＲＡＳ（ロウアドレス
ストローブ）、／ＣＡＳ（コラムアドレスストロー
ブ）、／ＷＥ（ライトイネーブル）等）に従って、制御
回路８０３が内部制御信号を発生する。アクセス要求が
行なわれたとき、この制御回路８０３の制御の下に、ア
ドレスバッファ８０２がアドレス端子１０１ａ〜１０１
ｂへ与えられたアドレス信号を取込み、内部ロウアドレ
スＲＡおよび内部コラムアドレスＣＡを発生してそれぞ
れロウデコーダ８０５およびコラムデコーダ８０６へ与
える。アドレスバッファ８０２はアドレス端子１０１ａ
〜１０１ｂを介して外部ロウアドレスおよび外部コラム
アドレスを同時に受けてもよく、また時分割的に受けて
もよい。ロウデコーダ８０５はこの内部ロウアドレスＲ
Ａをデコードし、メモリセルアレイ８０４の対応の行を
選択する。コラムデコーダ８０６は、このアドレスバッ
ファ８０２からの内部コラムアドレスＣＡをデコードし
てメモリセルアレイ８０６の対応の列を選択する。この
ロウデコーダ８０５およびコラムデコーダ８０６のデコ
ードタイミングは制御回路８０３からの内部制御信号に
より決定される。メモリセルアレイ８０４において、ロ
ウデコーダ８０５およびコラムデコーダ８０６により選
択されたメモリセルのデータが内部データ伝達線８０８
へ伝達される。プリアンプ８０９およびメインアンプ８
１０は制御回路８０３の制御の下に活性化され、この内
部データ伝達線８０８上の、選択されたメモリセルから
読出されたデータを増幅して外部読出データを生成し、
この外部読出データをデータ出力端子１０６ａへ伝達す
る。このデータ読出動作時においてメモリセルアレイ８
０４におけるプリチャージ／イコライズの完了および選
択メモリセルデータの検知増幅動作はメモリセルアレイ
駆動回路８０７からの制御信号により実行される。

【００１１】上述の半導体記憶装置においては、制御信
号入力端子８０１およびアドレス入力端子１０１ａ〜１
０１ｂへ制御信号およびアドレスを与えると、所望のデ
ータがデータ出力端子１０６ａに表われる。この場合、
半導体記憶装置の内部動作状態は外部からは知ることが
できない。次に、この内部動作状態について具体的に説
明する。

【００１２】図１５は、図１４に示すメモリセルアレイ
８０４の１列に関連する部分の構成を示す図である。図
１５において、メモリセルアレイ８０４の１列はビット
線９０３ａおよび９０３ｂにより規定され、１行はワー
ド線９０４により規定される。ビット線９０３ａおよび
９０３ｂは対をなし、互いに相補な信号ＢＬ，／ＢＬを
伝達する。ワード線９０４上にはワード線駆動信号ＷＬ
が伝達される。ワード線９０４とビット線９０３ａの交
点にダイナミック型メモリセル９５０が設けられる。メ
モリセル９５０は、情報を電荷の形で記憶するキャパシ
タ９０２と、ワード線駆動信号ＷＬに応答して導通し、
キャパシタ９０２とビット線９０３ａとを接続するトラ
ンスファーゲートトランジスタ９０１を含む。

【００１３】さらに、ビット線９０３ａおよび９０３ｂ
に対して、この選択されたメモリセルのデータを検知し
増幅するためにセンスアンプ９２０と、コラムデコーダ
８０６（図１４参照）からの列選択信号Ｙに応答してビ
ット線９０３ａおよび９０３ｂを内部データ伝達線８０
８へ接続するＩＯゲートトランジスタ９３１ａおよび９
３１ｂと、スタンバイ時にビット線９０３ａおよび９０
３ｂを所定の電位ＶＢＬへプリチャージしかつイコライ
ズするためのトランジスタ９１１ａ、９１１ｂおよび９
１２を含む。

【００１４】センスアンプ９２０は図１４に示すメモリ
セルアレイ駆動回路８０７からのセンスアンプ活性化信
号Ｓに応答して活性化される。トランジスタ９１１ａ、
９１１ｂはイコライズ信号ＥＱに応答してプリチャージ
電位ＶＢＬをビット線９０３ａおよび９０３ｂへ伝達す
る。トランジスタ９１２はイコライズ信号ＥＱに応答し
てビット線９０３ａとビット線９０３ｂとを短絡する。
メモリセルキャパシタ９０２のセルプレートは所定の電
位ＶＣＰに結合される。次にデータ読出動作について図
１６に示す動作波形図を参照して、簡単に説明する。

【００１５】スタンバイ時においてはイコライズ信号Ｅ
Ｑは“Ｈ”のレベルにあり、トランジスタ９１１ａ、９
１１ｂおよび９１２はオン状態にある。これによりビッ
ト線９０３ａおよび９０３ｂはプリチャージ電位ＶＢＬ
にプリチャージされる。通常このプリチャージ電位ＶＢ
Ｌは動作電源電圧ＶＣＣの１／２の値に設定される。

【００１６】メモリサイクルが始まるとイコライズ信号
がＥＱが“Ｌ”に立下がり、ビット線９０３ａおよび９
０３ｂはプリチャージ電位ＶＢＬでフローティング状態
となる。次いで、ロウデコーダ８０５（図１４参照）の
デコード動作により、ワード線９０４上のワード線駆動
信号ＷＬが“Ｈ”に立上がる。これによりメモリセル９
５０のトランスファーゲート９０１が導通し、メモリセ
ルキャパシタ９０２がビット線９０３ａに接続される。
この結果、ビット線９０３ａの電位はこのキャパシタ９
０２の格納電荷量に応じてその電位が変化する。図１６
においてはメモリセル９５０がデータ“１”を格納して
おり、ビット線９０３ａの電位が上昇する場合が示され
る。

【００１７】次いで、センスアンプ活性化信号Ｓが
“Ｈ”に立上がりセンスアンプ９２０が活性化される。
センスアンプ９２０はこのビット線９０３ａおよび９０
３ｂに生じた微小な電位差（ビット線９０３ｂの電位は
プリチャージ電位ＶＢＬのまま）を検知増幅し、ビット
線９０３ａの電位を“Ｈ”、ビット線９０３ｂの電位を
“Ｌ”に増幅しかつラッチする。

【００１８】コラムデコーダ８０６（図１４参照）から
の列選択信号Ｙに応答してＩＯゲート９３１ａおよび９
３１ｂが導通し、ビット線９０３ａおよび９０３ｂ上の
データ“Ｈ”および“Ｌ”が内部データ伝達線８０８へ
伝達される。

【００１９】この後、ワード線駆動信号ＷＬ、センスア
ンプ活性化信号Ｓが“Ｌ”へ立下がり、イコライズ信号
ＥＱが“Ｈ”へ立上がると、ビット線９０３ａおよび９
０３ｂが再びプリチャージ電位ＶＢＬにプリチャージさ
れた状態となる。

【００２０】

【発明が解決しようとする課題】上述のように半導体記
憶装置においては、外部から端子８０１および１０１ａ
〜１０１ｂへ制御信号およびアドレスを与えれば、所望
の出力データを得ることができる。しかしながら、内部
で発生された基準電位ＶＢＬおよびＶＣＰなどが正常な
電位を保っているかどうかを外部で見ることは全くでき
ない。

【００２１】このプリチャージ電位ＶＢＬおよびセルプ
レート電位ＶＣＰはデータの“Ｈ”および“Ｌ”の判別
基準となる基準電位である。したがって、この電位は正
確な値に設定する必要がある。

【００２２】このプリチャージ電位ＶＢＬおよびセルプ
レート電位ＶＣＰの意義について以下に説明する。

【００２３】今、図１７に示すように、ビット線９０３
（９０３ａまたは９０３ｂ）の寄生容量をＣＢで表わ
し、メモリセル９５０のキャパシタ９０２の容量をＣＳ
で示す。メモリセルキャパシタ９０２においては、以下
の電荷量が格納される。

【００２４】 “Ｌ”データ記憶時：ＱＳＬ＝−ＣＳ・ＶＣＰ “Ｈ”データ格納時：ＱＳＨ＝ＣＳ・（ＶＣＣ−ＶＣ
Ｐ） プリチャージされたビット線９０３には、ＱＢ＝ＣＢ・
ＶＢＬの電荷が蓄積される。したがって、トランスファ
ーゲートトランジスタ９０１が導通状態となったときの
ビット線９０３の電位変化量は、電荷保存則から以下の
ようにして求められる。

【００２５】“Ｌ”データ読出時： ＱＳＬ＋ＱＢ＝ＶＬ・ＣＢ＋（ＶＬ−ＶＣＰ）・ＣＳ ΔＶＬ＝ＶＬ−ＶＢＬ ＝−ＶＢＬ／（１＋ＣＢ／ＣＳ） “Ｈ”データ読出時： ＱＳＨ＋ＱＢ＝ＶＨ・ＣＢ＋（ＶＨ−ＶＣＰ）・ＣＳ ΔＶＨ＝ＶＨ−ＶＢＬ ＝（ＶＣＣ−ＶＢＬ）／（１＋ＣＢ／ＣＳ） 上述の“Ｈ”データ読出時のビット線電位変化量（以
下、Ｈ読出電圧と称す）ΔＶＨと“Ｌ”データ読出時の
ビット線電位変化量（以下、Ｌ読出電圧と称す）ΔＶＬ
は、メモリセルに接続されたビット線に対してのみ生じ
る。他方のビット線はプリチャージ電位ＶＢＬの状態を
保つ。

【００２６】センスアンプ９２０は、この図１８に示す
ように、プリチャージ電位ＶＢＬを基準としてビット線
に読出された電圧の“Ｈ”および“Ｌ”を検出して増幅
動作を実行する。プリチャージ電位ＶＢＬは通常ＶＣＣ
／２の値に設定される。この場合、 ｜ΔＶＨ｜＝｜ΔＶＬ｜ である。したがって、Ｈ読出データとＬ読出電圧とは等
しく、センスアンプ９２０は安定に動作する。しかしこ
のプリチャージ電位ＶＢＬがＶＣＣ／２からずれた場
合、このＨ読出電圧ΔＶＨおよびＬ読出電圧ΔＶＬの値
も変化し、“Ｈ”読出電圧と“Ｌ”読出電圧をΔＶＬの
絶対値が等しくならずセンスマージンが小さくなり、正
確なセンス動作を実行することができなくなるという問
題が生じる。

【００２７】またセルプレート電位ＶＣＰも、メモリセ
ルキャパシタの絶縁膜に印加される電界を緩和して、メ
モリセルキャパシタの耐圧特性を改善するために、通常
ＶＣＣ／２の電圧が用いられる。この場合においても、
セルプレート電位ＶＣＰがＶＣＣ／２の場合には｜ＱＳ
Ｌ｜＝｜ＱＳＨ｜となり、メモリセルキャパシタ９０２
は、その電荷の符号が異なるものの等しい電荷量を格納
することになる。このセルプレート電位ＶＣＰがＶＣＣ
／２からずれた場合には、蓄積電荷量が異なるため、メ
モリセルのデータ“Ｈ”保持特性とデータ“Ｌ”保持特
性とに差が生じ、半導体記憶装置のデータ保持特性が劣
化するという問題が生じる。また、このようなデータ
“Ｈ”とデータ“Ｌ”の蓄積電荷量が異なる場合、デー
タ書込時においてデータ書込特性（時間）に差が生じ、
十分な電荷量を確実に高速でメモリセルへ書込むことが
できなくなるという問題が生じる。

【００２８】したがって、安定な記憶動作を実現するた
めには、このようなプリチャージ電位ＶＢＬおよびセル
プレート電位ＶＣＰを所望の中間電位Ｖｃｃ／２の電位
に安定に保持する必要がある。しかしながら、このよう
な内部で発生される基準電位ＶＢＬおよびＶＣＰは、図
１４に示すようにＶＢＬ発生回路８５１およびＶＣＰ発
生回路８５２から発生されており、外部でその電位をモ
ニタすることは困難である。

【００２９】上述のような内部基準電圧の外部観察不能
性の問題は、上述のようなダイナミック型半導体記憶装
置に限定されない。一般に、基準電位Ｖｒｅｆを内部で
発生する装置（たとえばＥＣＬＲＡＭにおける入力信号
の“Ｈ”と“Ｌ”の判別基準となる参照電位は内部で発
生されている）においては、外部から内部基準電位を観
察するのは困難であるという問題があった。

【００３０】それゆえ、この発明の目的は装置内部で発
生された基準電位を容易に外部でモニタすることのでき
る半導体記憶装置を提供することである。

【００３１】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、内部で発生される内部基準電位が伝達される
内部基準電位ノードと、テストモード指示信号に応答し
て、外部から与えられる参照電位とこの内部基準電位ノ
ードの基準電位とを比較し、該比較結果を示す信号を装
置外部へ出力する比較判別手段とを備える。

【００３２】請求項２記載の半導体記憶装置は、内部で
発生される内部基準電位が伝達される内部基準電位ノー
ドと、テストモード指示に応答して、特定のアドレス入
力端子を介して与えられる外部参照電位とこの内部基準
電位とを比較し、この比較結果を示す信号を発生する比
較判別手段と、テストモード指示に応答して、比較判別
手段の出力をデータ出力端子を介して装置外部へ出力す
る手段とを備える。

【００３３】請求項３記載の半導体記憶装置は、この請
求項２記載の半導体記憶装置において、第１のアドレス
入力端子と第２のアドレス入力端子とを介して第１およ
び第２の参照電位をそれぞれ入力し、比較判別手段がこ
の内部基準電位ノードの基準電位と第１および第２の参
照電位とを比較し、この内部基準電位ノードの電位が第
１および第２の参照電位の間にあるか否かを判別する手
段を含むようにしたものである。

【００３４】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置において、内部基準電位ノード
として、同じ値の内部基準電位が印加される第１および
第２のノードとを有し、この第１および第２のノードの
電位を外部からの参照電位と比較し、この第１および第
２のノードの電位がともに所定値の範囲にあるか否かを
判別し、この判別結果を装置外部へ出力するようにした
ものである。

【００３５】請求項５記載の半導体記憶装置は、請求項
３記載の半導体記憶装置において、内部基準電位ノード
として、同じ値の内部基準電位が印加される第１および
第２のノードとを有し、かつ比較判別手段が、第１およ
び第２の参照電位と第１のノードの基準電位とを比較
し、この第１のノードの電位が第１および第２の参照電
位の範囲内にあるか否かを判別する第１の手段と、第２
のノードの電位と、第１および第２の参照電位とを比較
し、この第２のノードの電位が第１および第２の参照電
位の範囲内にあるか否かを判別する第２の判別手段と、
この第１および第２の判別手段の出力に応答して第１お
よび第２のノードの電位がともに第１および第２の参照
電位の範囲内にあるか否かを判別する第３の判別手段と
を含むようにしたものである。

【００３６】請求項６記載の半導体記憶装置は、複数の
メモリセルを有するメモリセルアレイと、このメモリセ
ルアレイの選択されたメモリセルのデータを差動的に増
幅し、この増幅結果をデータ出力端子へ伝達する出力増
幅手段と、内部で発生される内部基準電位が伝達される
内部基準電位ノードと、テストモード指示に応答してメ
モリセルアレイと出力増幅手段とを切離しかつ内部基準
電位ノードの基準電位と外部からの参照電位とを出力増
幅手段へ伝達する切換手段とを含む。

【００３７】請求項７記載の半導体記憶装置はこの請求
項６記載の半導体記憶装置において、外部参照電位を特
定のアドレス入力端子を介して印加するようにしたもの
である。

【００３８】

【作用】請求項１記載の半導体記憶装置においては、外
部参照電位と内部基準電位との比較結果を装置外部で観
察することができるため、内部基準電位が正常な値に設
定されているか否かを外部で容易に知ることができる。

【００３９】請求項２記載の半導体記憶装置において
は、所定のアドレス入力端子を介して外部参照電位が入
力されかつ比較判別結果がデータ出力端子を介して出力
されるため、テスト用のピン端子を増設することなく内
部基準電位の正常／異常を外部で知ることができる。

【００４０】請求項３記載の半導体記憶装置において
は、アドレス入力端子を介して２つの参照電位を入力し
かつこの２つの参照電位と内部基準電位とを比較するの
で、高速で内部基準電位が所定の範囲内にあるか否かを
ピン端子数を増加することなく外部で容易に観察するこ
とができる。

【００４１】請求項４記載の半導体記憶装置において
は、２ヵ所の内部基準電位が同時に比較判別されるた
め、より信頼性の高い半導体記憶装置を得ることができ
る。

【００４２】請求項５記載の半導体記憶装置において
は、２ヵ所の内部基準電位ノードの電位が第１および第
２の参照電位と比較されるため、高速で複数箇所の内部
基準電位が所定の範囲内にあるか否かを判別することが
可能となる。

【００４３】請求項６記載の半導体記憶装置において
は、出力増幅回路を読出データ増幅手段としても基準電
位比較判別手段としても利用することができるため、装
置構成を複雑化することなくかつ面積の増加を伴うこと
なく内部基準電位を外部で観察することが可能となる。

【００４４】請求項７記載の半導体記憶装置において
は、外部参照電位がアドレス入力端子を介して与えられ
るため、ピン数をも増加させることなく簡易な構成で内
部基準電位を外部で観察することが可能となる。

【００４５】

【実施例】図１はこの発明の一実施例である半導体記憶
装置の全体の構成を概略的に示す図である。図１におい
て、この発明に従う半導体記憶装置は、図１４に示す半
導体記憶装置１０７を含む。この半導体記憶装置１０７
は図１においては「従来の半導体記憶装置」として示さ
れるが、この半導体記憶装置１０７は、図１４に示すダ
イナミック型ランダム・アクセス・メモリに限らず、内
部で基準電位Ｖｒｅｆを発生する半導体記憶装置であれ
ばよい。

【００４６】図１において、この発明に従う半導体記憶
装置は、与えられた制御信号に応答して通常動作モード
であるか内部ノード測定テストモードであるか否かを判
別するテストモード検知回路１０２と、テストモード検
知回路１０２からの制御信号に応答してアドレス入力端
子１０１ａおよび１０１ｂを従来の半導体記憶装置１０
７または内部ノード測定回路１０４へ接続する入力切換
回路１０３と、テストモード検知回路１０２からのテス
トモード検出信号に応答して活性化され、入力切換回路
１０３からの信号と従来の半導体記憶装置１０７で発生
される内部基準電位Ｖｒｅｆとを比較する内部ノード測
定回路１０４と、テストモード検知回路１０２からの制
御信号に応答して、データ出力端子１０６ａおよび１０
６ｂを従来の半導体記憶装置１０７および内部ノード測
定回路１０４のいずれかに接続する出力切換回路１０５
を含む。

【００４７】テストモード検知回路１０２は与えられた
制御信号のタイミングの組合せなどで内部ノード測定テ
ストモードであるか否かを判別する。このとき、たとえ
ば半導体記憶装置がダイナミック・ランダム・アクセス
・メモリの場合、テストモード検知回路１０２は、ＣＡ
ＳビフォーＲＡＳ（信号ＣＡＳが信号ＲＡＳよりも先に
活性状態となる）の条件でチップセレクト信号ＣＳが不
活性状態のときに内部ノード測定テストモードが指令さ
れたことを検知する構成が用いられてもよい。またこの
テストモード検知回路１０２は、入力制御信号のタイミ
ングと特定のアドレス入力端子（１０１ａ〜１０１ｂ）
の信号状態の組合わせにより内部ノード測定テストモー
ドを検知する構成が用いられてもよい。またさらに、Ｃ
ＡＳビフォーＲＡＳのタイミングで特定のアドレス入力
端子の電位が通常の動作電源電位ＶＣＣ以上の高圧に昇
圧されたときに内部ノード測定テストモードが指令され
る構成が利用されてもよい。また、ＣＡＳビフォーＲＡ
Ｓのタイミングでデータ出力端子またはデータ入力端子
の信号の状態の組合わせにより内部ノード測定テストモ
ードが指令される構成が利用されてもよい。

【００４８】入力切換回路１０３は、テストモード検知
回路１０２からのテストモード検知信号に応答してこの
アドレス入力端子１０１ａおよび１０１ｂを内部ノード
測定回路１０４へ接続する。図１においては２つの端子
１０１ａおよび１０１ｂが内部ノード測定回路１０４へ
接続される場合が示される。１つのアドレス入力端子の
みが入力切換回路１０３により内部ノード測定回路１０
４へ接続される構成が利用されてもよい。

【００４９】出力切換回路１０５はまたテストモード検
知回路１０２からの内部ノード測定テストモード検知信
号に応答して内部ノード測定回路の出力をデータ出力端
子１０６ａおよび１０６ｂに接続する。図１において
は、データ出力端子１０６ａおよび１０６ｂと２つの出
力端子が利用される場合が示されているが、１つのデー
タ出力端子のみが出力切換回路１０５により内部ノード
測定回路１０４へ接続される構成が利用されてもよい。

【００５０】この入力切換回路１０３および出力切換回
路１０５の切換動作により、従来の半導体記憶装置１０
７はアドレス入力端子１０１ａおよび１０１ｂとデータ
出力端子１０６ａおよび１０６ｂから切離される。この
とき、従来の半導体記憶装置１０７は、メモリ動作を実
行しない状態にありいわゆる「スタンバイ状態」にある
が、所定の基準電位Ｖｒｅｆを発生している。

【００５１】内部ノード測定回路１０４はこのテストモ
ード検知回路１０２からのテストモード検知信号に応答
して入力切換回路１０３により接続されたアドレス入力
端子１０１ａおよび１０１ｂから与えられた外部参照電
位と内部基準電位Ｖｒｅｆとを比較し、この比較結果を
示す信号を出力切換回路１０５を介して出力端子１０６
ａおよび／または１０６ｂへ出力する。

【００５２】このテストモード時において、アドレス入
力端子１０１ａに基準電位Ｖｒｅｆよりもわずかに高い
電位または低い電位を与え、内部ノード測定回路１０４
にこの外部参照電位と内部基準電位Ｖｒｅｆとを比較さ
せる。内部ノード測定回路１０４は、外部からの参照電
位が内部基準電位Ｖｒｅｆよりも高い場合には“Ｈ”の
信号を、低い場合には“Ｌ”の信号を出力する。データ
出力端子１０６ａおよび／または１０６ｂに表われた
“Ｈ”または“Ｌ”の信号を見ることにより、内部基準
電位Ｖｒｅｆの範囲を測定することができ、正常に内部
基準電位が発生されているか否かを外部で知ることがで
きる。

【００５３】なお、入力切換回路１０３は、従来の半導
体記憶装置のアドレスバッファに含まれてもよく、ま
た、アドレスバッファとアドレス入力端子１０１ａおよ
び１０１ｂとの間に設けられてもよい。入力切換回路１
０３は、テストモード検知回路１０２の出力によりアド
レス入力端子１０１ａおよび１０１ｂの接続先を切換え
る機能を備えていればよい。

【００５４】出力切換回路１０５も同様であるが、この
出力切換回路１０５は従来の半導体記憶装置１０７の出
力回路とデータ出力端子との間に設けられてもよく、ま
た出力回路がテストモード検知信号に応答して作動状態
となる構成の場合には出力回路の前段または出力回路内
に設けられてもよい。出力切換回路１０５は、テストモ
ード検知信号に応答して内部ノード測定回路１０４の出
力をデータ出力端子１０６ａおよび／または１０６ｂへ
接続する機能を備えておればよい。

【００５５】図２は図１に示す内部ノード測定回路の具
体的構成の一例を示す図である。図２において、内部ノ
ード測定回路１０４は、入力切換回路１０３を介してア
ドレス入力端子１０１ａに与えられた信号を受ける正入
力と、内部基準電位としてのプリチャージ電位ＶＢＬを
負入力に受ける差動増幅器２０１と、差動増幅器２０１
の出力を増幅する２段の縦続接続されたインバータ回路
２０２および２０３を含む。この基準電位（プリチャー
ジ電位）ＶＢＬは動作電源電位ＶＣＣの１／２すなわち
ＶＣＣ／２の電位を有する。

【００５６】図３はこの図２に示す内部ノード測定回路
の動作を示す信号波形図である。以下、図２および図３
を参照して内部ノード測定回路の動作について説明す
る。テストモード検知回路１０２により内部ノード測定
テストモードが検知されると、入力切換回路１０３によ
り、アドレス入力端子１０１ａは差動増幅器２０１の正
入力に接続される。このアドレス入力端子１０１ａにま
ずＶＣＣ／２＋α（αは所定の値を有する正の微少電
位）を与える。差動増幅器２０１は、このアドレス入力
端子１０１ａに与えられた電位ＶＣＣ／２＋αと基準電
位ＶＢＬとの電位差を差動的に増幅する。今、基準電位
ＶＢＬが所定の電位ＶＣＣ／２の電位にあったとする。
この場合、差動増幅器２０１は、端子１０１ａの電位Ｖ
ＣＣ／２＋αと基準電位ＶＢＬとの電位差＋αを増幅し
て“Ｈ”の信号を出力する。この差動増幅器２０１の出
力信号はインバータ回路２０２および２０３によりさら
に増幅された後出力切換回路１０５を介してデータ出力
端子１０６ａへ伝達される。

【００５７】一方、アドレス入力端子１０１ａに電位Ｖ
ＣＣ／２−αが与えられると、差動増幅器２０１は、外
部からアドレス入力端子１０１ａに与えられる参照電位
ＶＣＣ／２−αと内部基準電位ＶＢＬ（＝ＶＣＣ／２）
との差−αを増幅し、“Ｌ”の信号を出力する。

【００５８】したがって、データ出力端子１０６ａに
は、アドレス入力端子１０１ａに与えられる参照電位が
ＶＣＣ／２＋αの場合には“Ｈ”の信号が出力され、一
方アドレス入力端子１０１ａに与えられる参照電位がＶ
ＣＣ／２−αの場合にはデータ出力端子１０６ａには
“Ｌ”の信号が出力される。

【００５９】したがってこのデータ出力端子１０６ａに
与えられる信号のレベルを見ることにより内部基準電位
ＶＢＬがＶＣＣ／２＋α〜ＶＣＣ／２−αの範囲内に存
在することが測定できる。

【００６０】一方、図３（ａ）に破線で示すように、内
部基準電位ＶＢＬがこのＶＣＣ／２−αよりさらに接地
電位（０Ｖ）に偏っている場合を考える。この場合、ア
ドレス入力端子１０１ａに電位ＶＣＣ／２−αの参照電
位を入力してもこの内部ノード測定回路１０４からは
“Ｌ”ではなく“Ｈ”の信号が出力される（図３（ｂ）
において破線で示す）。したがって、このデータ出力端
子１０６ａに表われる信号の電位レベルがアドレス入力
端子１０１ａに与えられる参照電位の電位レベルにかか
わらず“Ｈ”であれば、この内部基準電位ＶＢＬは所望
の電位レベルを保持しておらず不良状態にあることを測
定することができる。

【００６１】さらに、この内部基準電位ＶＢＬがＶＣＣ
／２＋αよりもさらに高く電源電位ＶＣＣに近い場合を
考える。この場合、アドレス入力端子１０１ａに電位レ
ベルＶＣＣ／２±αの電位を与えてもデータ出力端子１
０６ａには“Ｌ”の信号が常時出力される。したがって
この場合には、内部基準電位ＶＢＬが所定の電位レベル
よりも高くなりすぎており、また不良状態にあることを
測定することができる。

【００６２】なおこの図２に示す内部ノード測定回路１
０４の構成においては、テストモード検知回路１０２か
らのテストモード検知信号により動作が制御する部分は
示されていない。しかしながらこれはテストモード検知
回路１０２からのテストモード検知信号に応答して差動
増幅器２０１を活性化／不活性化する構成により容易に
実現することができる。図３においては、この内部ノー
ド測定回路１０４が不活性状態の場合にはその出力がハ
イインピーダンス状態となるように示されている。

【００６３】図４は、図２に示す差動増幅器の具体的構
成例を示す図である。図４において、差動増幅器は、入
力ＩＮ１およびＩＮ２をそれぞれそのゲートに受けるｎ
チャネルＭＯＳトランジスタＮＴ１およびＮＴ２と、ト
ランジスタＮＴ１と電源電位ＶＣＣとの間に設けられる
ｐチャネルＭＯＳトランジスタＰＴ１と、トランジスタ
ＮＴ２と電源電位ＶＣＣとの間に設けられるｐチャネル
ＭＯＳトランジスタＰＴ２と、トランジスタＮＴ１およ
びＮＴ２と接地電位との間に設けられ、そのゲートにテ
ストモード検知信号を受けるｎチャネルＭＯＳトランジ
スタＮＴ３を含む。トランジスタＰＴ１およびＰＴ”は
そのゲートがノードＮＢに接続される。ノードＮＡから
出力信号ＯＵＴが出力される。この図４に示す差動増幅
器はカレントミラー型差動増幅器である。

【００６４】図５はこの図４に示すカレントミラー型差
動増幅器の動作を示す信号波形図である。以下、図４お
よび図５を参照してこのカレントミラー型差動増幅器の
動作について説明する。今入力ＩＮ１が入力ＩＮ２より
もその信号レベルが高い場合を考える。トランジスタＮ
Ｔ３がオフ状態の場合には、この差動増幅器には電流が
流れる経路が存在しないため、差動増幅動作は実行され
ない。テストモード検知信号が“Ｈ”となるとトランジ
スタＮＴ３が導通状態となり、この差動増幅器が動作す
る。入力ＩＮ１は入力ＩＮ２よりもその信号電位レベル
が高いため、トランジスタＮＴ２よりもトランジスタＮ
Ｔ１を介してより多くの電流が流れる。これにより、ノ
ードＮＢの電位はノードＮＡの電位よりも低くなる。ノ
ードＮＢの電位はトランジスタＰＴ１およびＰＴ２のゲ
ートへフィードバックされる。したがってノードＮＢの
電位低下に伴ってトランジスタＰＴ１およびＰＴ２の導
電率が高くなり、より多くの電流が流れ、ノードＮＡの
電位がさらに高く、ノードＮＢの電位はさらに低くな
る。これにより、ノードＮＡからの出力ＯＵＴは“Ｈ”
レベルへ上昇する。

【００６５】一方、入力ＩＮ１が入力ＩＮ２よりも電位
レベルが低い場合には、トランジスタＮＴ１の導電率が
トランジスタＮＴ２のそれよりも低くなり、ノードＮＢ
の電位はノードＮＡの電位よりも高くなる。ノードＮＢ
の電位上昇に伴ってトランジスタＰＴ１およびＰＴ２の
導電率が低くなり、ノードＮＡの充電電流が小さくな
り、ノードＮＡの電位はトランジスタＮＴ２を介して接
地電位レベルへと放電される。これにより出力ＯＵＴは
“Ｌ”レベルへと低下する。この差動増幅器を用いれば
高速で比較動作を実行することができる。図４に示すカ
レントミラー型差動増幅器の入力ＩＮ１は図２において
正入力に接続され、入力ＩＮ２は負入力に接続される。

【００６６】図６は図１に示す内部ノード測定回路の他
の構成を示す図である。図６に示す内部ノード測定回路
は２つのアドレス入力端子１０１ａおよび１０１ｂに与
えられる２つの外部参照電位を利用する。図６におい
て、内部ノード測定回路１０４は、アドレス入力端子１
０１ａに与えられる第１の外部参照電位を正入力に受
け、内部基準電位ＶＢＬを負入力に受ける第１の差動増
幅器２０１ａと、内部基準電位ＶＢＬを正入力に受け、
アドレス入力端子１０１ｂに与えられる第２の外部参照
電位を負入力に受ける第２の差動増幅器２０１ｂと、差
動増幅器２０１ａおよび２０１ｂの出力を受ける２入力
ＮＡＮＤ回路４０１と、ＮＡＮＤ回路４０１の出力を受
けるインバータ回路４０２を含む。ここで、図６におい
ては入力切換回路および出力切換回路は示さず、テスト
モード時においてアドレス入力端子１０１ａおよび１０
１ｂならびにデータ出力端子１０６ａが内部ノード測定
回路１０４へ接続されている状態が示される。

【００６７】図７は図６に示す内部ノード測定回路の動
作を示す信号波形図である。以下、図６および図７を参
照してこの図６に示す内部ノード測定回路の動作につい
て説明する。

【００６８】アドレス入力端子１０１ａには第１の外部
参照電位としてＶＣＣ／２＋αの電位が与えられ、アド
レス入力端子１０１ｂには第２の外部参照電位としてＶ
ＣＣ／２−αの電位が与えられる。内部基準電位ＶＢＬ
が所定の電位レベルＶＣＣ／２の状態にある場合を考え
る。この場合、第１の差動増幅器２０１ａの出力は
“Ｈ”となり、第２の差動増幅器２０１ｂの出力が
“Ｈ”となる。したがってＮＡＮＤ回路４０１の出力が
“Ｌ”となり、データ出力端子１０６ａにはインバータ
回路４０２により“Ｈ”の信号が出力される。したがっ
て、データ出力端子１０６ａに“Ｈ”の信号が伝達され
た場合には内部基準電位ＶＢＬは所定の電圧範囲ＶＣＣ
／２±αの範囲内にあることが測定できる。

【００６９】今、内部基準電位ＶＢＬが、第２の外部参
照電位ＶＣＣ／２−αよりも低い場合を考える。この場
合、第１の差動増幅器２０１ａからは“Ｈ”の信号が出
力され、一方、第２の差動増幅器２０１ｂからは“Ｌ”
の信号が出力される。したがってこの場合、ＮＡＮＤ回
路４０１からは“Ｈ”の信号が出力され、データ出力端
子１０６ａには“Ｌ”の信号が出力される。これによ
り、内部基準電位ＶＢＬが所定の範囲内に存在しないこ
とが知られる。

【００７０】次に、内部基準電位ＶＢＬが第１の外部参
照電位ＶＣＣ／２＋αよりも高い場合を考える。この場
合、第１の差動増幅器２０１ａの出力が“Ｌ”となり、
第２の差動増幅器２０１ｂの出力が“Ｈ”となる。この
場合は、データ出力端子１０６ａには“Ｌ”の信号が出
力される。

【００７１】したがって、この図６に示す構成によれ
ば、データ出力端子１０６ａに表われる信号の電位レベ
ルを見ることにより、内部基準電位ＶＢＬが所定の電圧
範囲（ＶＣＣ／２＋αとＶＣＣ／２−αの間）にあるか
否かを判別することが可能となり、内部ノード測定回路
１０４は、内部ノード異常検出回路としても利用するこ
とができる。図８は図１に示す内部ノード測定回路のさ
らに他の構成例を示す図である。この図８に示す内部ノ
ード測定回路１０４は、内部基準電位ＶＢＬおよびＶＣ
Ｐの電圧範囲を同時に測定する。内部基準電位ＶＢＬお
よびＶＣＰはそれぞれプリチャージ電位およびセルプレ
ート電位であり、ＶＣＣ／２の同一電圧レベルである。
ただ両電圧を発生する回路系が異なっているだけであ
る。したがって、これらの内部基準電位ＶＢＬおよびＶ
ＣＰを同時に測定することが可能となる。

【００７２】図８において、内部ノード測定回路１０４
は、アドレス入力端子１０１ａに与えられる第１の外部
参照電位を正入力に受け、かつ内部基準電位ＶＢＬを負
入力に受ける第１の差動増幅器２０１ａと、内部基準電
位ＶＢＬを正入力に受け、アドレス入力端子１０１ｂに
与えられる第２の外部参照電位を負入力に受ける第２の
差動増幅器２０１ｂと、アドレス入力端子１０１ａに与
えられる外部参照電位を正入力に受け、内部基準電位Ｖ
ＣＰを負入力に受ける第３の差動増幅器２０１ｃと、内
部基準電位ＶＣＰを正入力に受けかつアドレス入力端子
１０１ｂに与えられる第２の外部参照電位を負入力に受
ける第４の差動増幅器２０１ｄを含む。

【００７３】内部ノード測定回路１０４はさらに、第１
および第２の差動増幅器２０１ａおよび２０１ｂの出力
を受けるＮＡＮＤ回路５０１と、第３および第４の差動
増幅器２０１ｃおよび２０１ｄの出力を受けるＮＡＮＤ
回路５０２と、ＮＡＮＤ回路５０１および５０２の出力
を受けるＮＯＲ回路５０３を含む。この図８に示す構成
においては、アドレス入力端子１０１ａに第１の外部参
照電位ＶＣＣ／２＋αが与えられ、アドレス入力端子１
０１ｂに第２の外部参照電位ＶＣＣ／２−αが印加され
る。次に、この図８に示す内部ノード測定回路の動作を
その動作波形図である図９を参照して説明する。

【００７４】（ｉ） 今、内部基準電位ＶＢＬおよびＶ
ＣＰがともに所定の電圧範囲内（ＶＣＣ／２−α〜ＶＣ
Ｃ／２＋αの範囲）にある場合を考える。この場合、図
６および図７を参照して説明した場合と同様、ＮＡＮＤ
回路５０１および５０２の出力がともに“Ｌ”となり
（差動増幅器２０１ａ〜２０１ｄの出力はすべて
“Ｈ”）、データ出力端子１０６ａにはＮＯＲ回路５０
３により“Ｈ”の信号が出力される。

【００７５】（ii） 内部基準電位ＶＢＰおよびＶＣＰ
の少なくとも一方が異常の場合（電圧範囲ＶＣＣ／２−
α〜ＶＣＣ／２＋αの範囲外の場合）：この場合、ＮＡ
ＮＤ回路５０１および５０２の出力の少なくとも一方が
“Ｈ”となり、ＮＯＲ回路５０３の出力が“Ｌ”とな
る。

【００７６】したがって、この図８に示す構成において
も、データ出力端子１０６ａの信号電位レベルを見るこ
とにより、２つの異なる内部基準電位が異常であるか正
常であるかを同時に外部で容易に知ることができる。

【００７７】図１０は図１に示す内部ノード測定回路の
さらに他の構成を示す図である。この図１０に示す内部
ノード測定回路は、図８に示す内部ノード測定回路の構
成においてＮＯＲ回路５０３が２つのインバータ回路６
０３および６０４で置換えられた構成を備える。ＮＡＮ
Ｄ回路５０１の出力を受けるインバータ回路６０３の出
力はデータ出力端子１０６ａへ伝達され、ＮＡＮＤ回路
５０２の出力を受けるインバータ回路６０４の出力はデ
ータ出力端子１０６ｂへ伝達される。

【００７８】図８に示す内部ノード測定回路の場合、２
種類の内部基準電位ＶＢＬおよびＶＣＰの少なくとも一
方が異常である場合にはデータ出力端子１０６ａに
“Ｌ”の信号が出力される。この場合、どの内部基準電
位が異常であるのかを特定することはできない。図１０
に示す内部ノード測定回路の構成の場合、基準電位ＶＢ
Ｌの正常／異常の判別結果はデータ出力端子１０６ａに
伝達され、内部基準電位ＶＣＰの正常／異常判別結果は
データ出力端子１０６ｂへ伝達される。したがって、こ
の場合には内部基準電位の正常／異常の判別および異常
が存在した場合にその異常のある内部基準電位の特定を
実現することができる。次にこの図１０に示す内部ノー
ド測定回路の動作をその動作波形図である図１１を参照
して簡単に説明する。

【００７９】この動作自体は先に図６および７を参照し
て説明したものと本質的に同様である。アドレス入力端
子１０１ａには第１の外部参照電位ＶＣＣ／２＋αが印
加され、アドレス入力端子１０１ｂには第２の外部参照
電位ＶＣＣ／２−αが印加される。内部基準電位ＶＢＬ
が正常にあり、このアドレス入力端子１０１ａおよび１
０１ｂに与えられた電圧ＶＣＣ／２＋αないしＶＣＣ／
２−αの範囲内に存在する場合には、ＮＡＮＤ回路５０
１の出力が“Ｌ”となり、データ出力端子１０６ａには
“Ｈ”の信号が出力される。一方、内部基準電位ＶＢＬ
が異常の場合には、データ出力端子１０６ａには“Ｌ”
の信号が出力される。

【００８０】同様に、内部基準電位ＶＣＰが正常にあ
り、所定の電圧範囲内に（ＶＣＣ／２−α〜ＶＣＣ／２
＋α）内に存在する場合には、データ出力端子１０６ｂ
には“Ｈ”の信号が出力され、一方、この電圧範囲存在
せず異常の場合には、データ出力端子１０６ｂには
“Ｌ”の信号が出力される。したがって、このデータ出
力端子１０６ａおよび１０６ｂの信号レベルを外部で観
察することにより、内部基準電位ＶＢＬおよびＶＣＰの
正常／異常の判別および異常が存在する場合の異常内部
基準電位の特定を容易に行なうことができる。

【００８１】図１２はこの発明の他の実施例である半導
体記憶装置の要部の構成を示す図である。図１２に示す
半導体記憶装置は出力回路のプリアンプおよびメインア
ンプを内部ノード測定回路として利用する。すなわち、
図１２において、半導体記憶装置は、テストモード検知
回路１０２の出力に応答して、内部データ伝達線８０８
とアドレス入力端子１０１ａおよび内部基準電位ＶＢＬ
の伝達ノードとの一方を差動増幅型プリアンプ８０９へ
接続する切換回路７０１を含む。切換回路７０１の出力
は差動増幅型プリアンプ８０９で差動的に増幅された
後、メインアンプ８１０でさらに増幅され、データ出力
端子１０６ａへ伝達される。

【００８２】差動増幅回路プリアンプ８０９およびメイ
ンアンプ８１０はともに、テストモード検知回路１０２
のテストモード検知信号と図１４に示す制御回路８０３
から発生される出力イネーブル信号とを受けるＯＲ回路
８１１の出力信号に応答して活性化される。このテスト
モード検知信号および出力イネーブル信号はともに活性
状態のときに“Ｈ”となる場合が示される。ＯＲ回路８
１１は、したがってこの出力イネーブル信号およびテス
トモード検知信号の活性状態の電位レベルに応じてその
構成が変更される。ＯＲ回路８１１は、出力イネーブル
信号とテストモード検知信号の一方が活性状態となった
ときに差動増幅型プリアンプ８０９およびメインアンプ
８１０を活性化する機能を有していれば、他のゲート回
路で置換えられてもよい。切換回路７０１は、単純な切
換トランジスタスイッチで構成されてよく、また、双方
向のＣＭＯＳトランスミッションゲートで構成されても
よい。

【００８３】図１３はこの図１２に示す半導体記憶装置
の動作を示す信号波形図である。以下、この図１２に示
す装置の動作を図１３に示す動作波形図を参照して説明
する。

【００８４】テストモード検知回路１０２が、与えられ
た制御信号のタイミングなどにより内部ノード測定テス
トモードを検知すると、切換回路７０１はアドレス入力
端子１０１ａおよび内部基準電位ＶＢＬを受ける基準電
位ノードを差動増幅型プリアンプ８０９へ接続する。内
部データ伝達線８０８は差動増幅型プリアンプ８０９か
らは切離される。

【００８５】このテストモード時において、アドレス入
力端子１０１ａに電圧ＶＣＣ／２＋αを外部参照電位と
して与えれば、差動増幅型プリアンプ８０９がその電位
差を差動増幅し、この差動増幅された電位をメインアン
プ８１０がさらに増幅してデータ出力端子１０６ａへ伝
達する。たとえば内部基準電位ＶＢＬが正常状態にあり
電位ＶＣＣ／２の状態にあれば、データ出力端子１０６
ａには“Ｈ”の信号が出力される。この状態において、
アドレス入力端子１０１ａに電位ＶＣＣ／２−αの外部
参照電位を印加すれば、データ出力端子１０６ａには
“Ｌ”の信号が出力される。したがって、このデータ出
力端子１０６ａの信号電位の“Ｈ”から“Ｌ”への変化
を見ることにより、内部基準電位ＶＢＬが所定の範囲内
にあり正常状態にあることを外部で知ることができる。

【００８６】一方、内部基準電位ＶＢＬが異常状態にあ
り、接地電位にかなり近くなっている場合には、このア
ドレス入力端子１０１ａへ与えられた電圧ＶＣＣ／２＋
αおよびＶＣＣ／２−αのいずれにもかかわらずデータ
出力端子１０６ａには“Ｈ”の信号が持続的に出力され
る。一方、内部基準電位ＶＢＬが電源電位Ｖｃｃレベル
側に近づいている場合には、このデータ出力端子１０６
ａには“Ｌ”の信号が出力される。このデータ出力端子
１０６ａにおける信号電位のレベル変化を見ることによ
り内部基準電位ＶＢＬの正常／異常を知ることができ
る。

【００８７】この図１２に示す半導体記憶装置におい
て、切換回路７０１へは、内部基準電位ＶＣＰが基準電
位ＶＢＬの代わりに与えられてもよい。

【００８８】なお、上記実施例においては、内部基準電
位としてはビット線プリチャージ電位ＶＢＬとメモリセ
ルキャパシタのセルプレート電位ＶＣＰが示されている
が、内部基準電位としては、内部で発生される基準電位
であればどのような基準電位であってもよい。

【００８９】

【発明の効果】以上のように、この発明によれば、半導
体記憶装置において、内部で発生される一定電位となる
べき基準電位を外部で容易に測定することができるた
め、信頼性の高い半導体記憶装置を得ることができる。

【００９０】また、請求項２ないし５の発明において
は、外部参照電位をアドレス入力端子を介して装置内部
へ印加し、かつデータ出力端子を比較判別結果出力端子
として利用しているため、内部ノード測定用に新たにピ
ン端子を設ける必要がなく、装置構成を複雑とすること
なく容易に内部ノードの基準電位を外部で測定すること
ができる。

【００９１】さらに請求項６の発明において、出力回路
のプリアンプおよびメインアンプを内部ノード測定回路
として利用することができるので、装置面積の増大およ
び装置構成の複雑化をもたらすことなく容易に内部基準
電位を外部で測定することができ、信頼性の高い半導体
記憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例である半導体記憶装置の全
体の構成を概略的に示す図である。

【図２】図１に示す内部ノード測定回路の具体的構成の
一例を示す図である。

【図３】図２に示す内部ノード測定回路の動作を示す信
号波形図である。

【図４】図２に示す差動増幅器の具体的構成の一例を示
す図である。

【図５】図４に示す差動増幅器の動作を示す信号波形図
である。

【図６】図１に示す内部ノード測定回路の他の構成を示
す図である。

【図７】図６に示す内部ノード測定回路の動作を示す信
号波形図である。

【図８】図１に示す内部ノード測定回路のさらに他の構
成例を示す図である。

【図９】図８に示す内部ノード測定回路の動作を示す信
号波形図である。

【図１０】図１に示す内部ノード測定回路のさらに他の
構成を示す図である。

【図１１】図１０に示す内部ノード測定回路の動作を示
す信号波形図である。

【図１２】この発明の他の実施例である半導体記憶装置
の要部の構成を示す図である。

【図１３】図１２に示す半導体記憶装置の内部ノード測
定テストモード時における動作を示す信号波形図であ
る。

【図１４】従来の半導体記憶装置の全体の構成を概略的
に示す図である。

【図１５】従来の半導体記憶装置のメモリセルアレイの
構成を示す図である。

【図１６】図１５に示すメモリセルアレイ部の動作を示
す信号波形図である。

【図１７】メモリセルキャパシタとビット線浮遊容量と
の関係を示す図である。

【図１８】ワード線選択時におけるビット線の電位変化
を示す図である。

【符号の説明】

１０１ａ アドレス入力端子 １０１ｂ アドレス入力端子 １０２ テストモード検知回路 １０３ 入力切換回路 １０４ 内部ノード測定回路 １０５ 出力切換回路 １０６ａ データ出力端子 １０６ｂ データ出力端子 １０７ 従来の半導体記憶装置 ７０１ 切換回路 ８０９ 差動増幅型プリアンプ ８１０ メインアンプ ８１１ ＯＲ回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 装置内部で発生された内部基準電位が伝
   達される内部基準電位ノード、およびテストモード指示
   信号に応答して、装置外部から与えられる参照電位と前
   記内部基準電位ノードの内部基準電位とを比較し、該比
   較結果を示す信号を装置外部へ出力する比較判別手段を
   備える、半導体記憶装置。
2. 【請求項２】 装置内部で発生される内部基準電位が伝
   達される内部基準電位ノード、 テストモード指示信号に応答して、予め定められたアド
   レス入力端子を介して与えられる外部参照電位と前記内
   部基準電位ノードの内部基準電位とを比較し、該比較結
   果を示す信号を発生する比較判別手段、および前記テス
   トモード指示に応答して、前記比較判別手段の出力をデ
   ータ出力端子を介して装置外部へ出力する出力手段を備
   える、半導体記憶装置。
3. 【請求項３】 前記予め定められたアドレス入力端子
   は、前記テストモードの動作時に第１の参照電位が与え
   られる第１のアドレス入力端子と、第２の参照電位が与
   えられる第２のアドレス入力端子とを含み、 前記比較判別手段は、前記内部基準電位ノードの前記内
   部基準電位が前記第１および第２の参照電位の範囲内に
   含まれるか否かを判別する手段を含む、請求項２記載の
   半導体記憶装置。
4. 【請求項４】 前記内部基準電位ノードは同じ値の内部
   基準電位が印加される第１および第２のノードを含み、 前記比較判別手段は、 前記外部参照電位と前記第１のノードの内部基準電位と
   を比較し、該比較結果を示す信号を出力する第１の比較
   手段と、 前記外部参照電位と前記第２のノードの内部基準電位と
   を比較し該比較結果を示す信号を出力する第２の比較手
   段と、 前記第１および第２の比較手段の出力に応答して、前記
   第１および第２のノードの電位がともに正常であるか否
   かを判別する手段を含む、請求項２記載の半導体記憶装
   置。
5. 【請求項５】 前記内部基準電位ノードは同じ値の内部
   基準電位が印加される第１および第２のノードを含み、 前記比較判別手段は、前記第１および第２の参照電位と
   前記第１のノードの内部基準電位とを比較し、前記第１
   のノードの電位が前記第１および第２の参照電位の範囲
   内にあるか否かを判別する第１の判別手段と、 前記第１および第２の参照電位と前記第２のノードの電
   位とを比較し、前記第２のノードの電位が前記第１およ
   び第２の参照電位の範囲の間にあるか否かを判別する第
   ２の判別手段と、 前記第１および第２の判別手段の出力に応答して前記第
   １および第２のノードの電位がともに前記第１および第
   ２の参照電位の範囲内にあるか否かを判別する第３の判
   別手段を含む、請求項３記載の半導体記憶装置。
6. 【請求項６】 行列状に配置された複数のメモリセルを
   備えるメモリセルアレイ、 前記メモリセルアレイの選択されたメモリセルから読出
   されたデータを差動的に増幅し、該増幅結果をデータ出
   力端子へ伝達するための出力増幅手段、 内部で発生された基準電位が伝達される内部基準電位ノ
   ード、およびテストモード指示信号に応答して、前記メ
   モリセルアレイと前記出力増幅手段とを切離し、かつ前
   記内部基準電位ノードの電位と外部から与えられる参照
   電位とをともに前記出力増幅手段へ伝達する切換手段を
   備える、半導体記憶装置。
7. 【請求項７】 前記外部からの参照電位は予め定められ
   たアドレス入力端子を介して与えられる、請求項６記載
   の半導体記憶装置。