JPH05251654A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05251654A JPH05251654A JP4336189A JP33618992A JPH05251654A JP H05251654 A JPH05251654 A JP H05251654A JP 4336189 A JP4336189 A JP 4336189A JP 33618992 A JP33618992 A JP 33618992A JP H05251654 A JPH05251654 A JP H05251654A
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector
- semiconductor device
- transistor
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 230000015654 memory Effects 0.000 claims abstract description 78
- 230000005669 field effect Effects 0.000 claims description 8
- 239000000758 substrate Substances 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229920003216 poly(methylphenylsiloxane) Polymers 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000013642 negative control Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/137—Collector regions of BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
- H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/231—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 既知のメモリセルよりも著しく低い電力消費
のメモリセルを有する半導体装置を提供せんとするもの
である。 【構成】 プログラマブルメモリセルを有する半導体装
置はベース領域１３に制御トランジスタ７，８，９，１
０を経てベース電流を供給し得るバイポーラトランジス
タを設ける。このバイポーラトランジスタはそのエミッ
タ領域１２を第１給電ライン１５１に接続するとともに
そのコレクタ領域１４を負荷１６を経て第２給電ライン
１５２に接続する。作動中２つの給電ライン１５１，１
５２間は一定の電位差に保持する。コレクタ領域１４は
電気的に絶縁するとともに制御トランジスタへのフィー
ドバックを行って作動中ある電圧ドメイン内でエミッタ
領域１２およびコレクタ領域１４間の電位差の変化が制
御トランジスタの導通度の逆変化となるようにする。
のメモリセルを有する半導体装置を提供せんとするもの
である。 【構成】 プログラマブルメモリセルを有する半導体装
置はベース領域１３に制御トランジスタ７，８，９，１
０を経てベース電流を供給し得るバイポーラトランジス
タを設ける。このバイポーラトランジスタはそのエミッ
タ領域１２を第１給電ライン１５１に接続するとともに
そのコレクタ領域１４を負荷１６を経て第２給電ライン
１５２に接続する。作動中２つの給電ライン１５１，１
５２間は一定の電位差に保持する。コレクタ領域１４は
電気的に絶縁するとともに制御トランジスタへのフィー
ドバックを行って作動中ある電圧ドメイン内でエミッタ
領域１２およびコレクタ領域１４間の電位差の変化が制
御トランジスタの導通度の逆変化となるようにする。
Description
【０００１】
【産業上の利用分野】本発明はプログラマブルメモリセ
ルを有する半導体本体を具え、該半導体本体は第１、即
ち、反対導電型のベース領域によって相互に分離された
第１導電型のエミッタ領域およびコレクタ領域を有する
バイポーラトランジスタを具え、エミッタ領域を第１給
電ラインに結合し、コレクタ領域を第２給電ラインに結
合し、ベース領域は作動中少なくとも任意に可制御ベー
ス領域電流によりバイポーラトランジスタを構成するよ
うに制御トランジスタを経て接続するようにした半導体
装置に関するものである。
ルを有する半導体本体を具え、該半導体本体は第１、即
ち、反対導電型のベース領域によって相互に分離された
第１導電型のエミッタ領域およびコレクタ領域を有する
バイポーラトランジスタを具え、エミッタ領域を第１給
電ラインに結合し、コレクタ領域を第２給電ラインに結
合し、ベース領域は作動中少なくとも任意に可制御ベー
ス領域電流によりバイポーラトランジスタを構成するよ
うに制御トランジスタを経て接続するようにした半導体
装置に関するものである。
【０００２】
【従来の技術】かかる半導体装置は“テクニカル ダイ
ジェスト オブ インターナショナルデバイシス ミー
ティング”１９８８年、第４４〜４７頁から既知であ
る。この既知のメモリセルはｎ−型エミッタ領域および
コレクタ領域並びにｐ−型ベース領域を有し、ベース領
域をＰＭＯＳを経て給電する用にした垂直バイポーラト
ランジスタを具える。この既知の装置では、エミッタ領
域およびコレクタ領域の双方を他のメモリセルで分割
し、これらメモリセルをエミッタ領域およびコレクタ領
域間のほぼ６Ｖの一定な電位差で作動させるようにして
いる。上記ＰＭＯＳトランジスタは組合せ書込み／読出
しラインに接続し、これからベース電流をバイポーラト
ランジスタに供給し得るようにしている。
ジェスト オブ インターナショナルデバイシス ミー
ティング”１９８８年、第４４〜４７頁から既知であ
る。この既知のメモリセルはｎ−型エミッタ領域および
コレクタ領域並びにｐ−型ベース領域を有し、ベース領
域をＰＭＯＳを経て給電する用にした垂直バイポーラト
ランジスタを具える。この既知の装置では、エミッタ領
域およびコレクタ領域の双方を他のメモリセルで分割
し、これらメモリセルをエミッタ領域およびコレクタ領
域間のほぼ６Ｖの一定な電位差で作動させるようにして
いる。上記ＰＭＯＳトランジスタは組合せ書込み／読出
しラインに接続し、これからベース電流をバイポーラト
ランジスタに供給し得るようにしている。
【０００３】
【発明が解決しようとする課題】かかる既知のメモリセ
ルはベース領域内に注入された電子をベース−コレクタ
接合を囲む空乏区域に電子を着脱し得るようにし、従っ
て新たな自由電荷キャリアを発生すると云う原理に基づ
くものである。かくして発生した電荷キャリアは優勢電
界の影響の基で空乏区域の両側にほぼ吸引され、これに
よりＰＭＯＳトランジスタを経て外部的に供給されたベ
ース電流とは逆の追加のベース電流を発生するようにな
る。
ルはベース領域内に注入された電子をベース−コレクタ
接合を囲む空乏区域に電子を着脱し得るようにし、従っ
て新たな自由電荷キャリアを発生すると云う原理に基づ
くものである。かくして発生した電荷キャリアは優勢電
界の影響の基で空乏区域の両側にほぼ吸引され、これに
よりＰＭＯＳトランジスタを経て外部的に供給されたベ
ース電流とは逆の追加のベース電流を発生するようにな
る。
【０００４】ベース−エミッタ電圧（ＶBE）が充分に高
い場合には追加のベース電流は上側に向かい、且つ外部
ベース電流が消失する場合でもバイポーラトランジスタ
は電流を流し続けるようになる。従ってベース−エミッ
タ電圧はほぼ１Ｖに保持されたままとなる。また、比較
的低いエミッタ−ベース電圧のみが供給される場合には
外部的に供給されたベース電流は大きいままとなり、バ
イポーラトランジスタはベース領域との接続が遮断され
る瞬時をスイッチオフする。この場合にはベース−エミ
ッタ電圧はほぼ０Ｖとなる。ＰＭＯＳトランジスタを経
てベース領域に好適な電位を印加することによって論理
“１”または“０”に相当する２つの状態のいずれかに
既知のメモリセルをプログラムすることができる。
い場合には追加のベース電流は上側に向かい、且つ外部
ベース電流が消失する場合でもバイポーラトランジスタ
は電流を流し続けるようになる。従ってベース−エミッ
タ電圧はほぼ１Ｖに保持されたままとなる。また、比較
的低いエミッタ−ベース電圧のみが供給される場合には
外部的に供給されたベース電流は大きいままとなり、バ
イポーラトランジスタはベース領域との接続が遮断され
る瞬時をスイッチオフする。この場合にはベース−エミ
ッタ電圧はほぼ０Ｖとなる。ＰＭＯＳトランジスタを経
てベース領域に好適な電位を印加することによって論理
“１”または“０”に相当する２つの状態のいずれかに
既知のメモリセルをプログラムすることができる。
【０００５】既知の装置の欠点はメモリセルが作動中に
比較的高い電力を消費することである。論理“１”に対
してプログラムした場合には既知のメモリセルのバイポ
ーラトランジスタはほぼ０．１ｍＡの電流を流し、これ
は６Ｖのエミッタ−コレクタ電圧でメモリセル当たり
０．６ｍＡの電力消費を意味する。これがため既知の装
置はこれによりほぼ６００Ｗの総合電力を必要とする例
えば１００万個のメモリセルを有する大型メモリに用い
ることはできない。
比較的高い電力を消費することである。論理“１”に対
してプログラムした場合には既知のメモリセルのバイポ
ーラトランジスタはほぼ０．１ｍＡの電流を流し、これ
は６Ｖのエミッタ−コレクタ電圧でメモリセル当たり
０．６ｍＡの電力消費を意味する。これがため既知の装
置はこれによりほぼ６００Ｗの総合電力を必要とする例
えば１００万個のメモリセルを有する大型メモリに用い
ることはできない。
【０００６】本発明の目的は既知のメモリセルよりも著
しく低い電力消費のメモリセルを有する上述した種類の
半導体装置を提供せんとするにある。
しく低い電力消費のメモリセルを有する上述した種類の
半導体装置を提供せんとするにある。
【０００７】
【課題を解決するための手段】本発明はプログラマブル
メモリセルを有する半導体本体を具え、該半導体本体は
第１、即ち、反対導電型のベース領域によって相互に分
離された第１導電型のエミッタ領域およびコレクタ領域
を有するバイポーラトランジスタを具え、エミッタ領域
を第１給電ラインに結合し、コレクタ領域を第２給電ラ
インに結合し、ベース領域は作動中少なくとも任意に可
制御ベース領域電流によりバイポーラトランジスタを構
成するように制御トランジスタを経て接続するようにし
た半導体装置において、前記コレクタ領域は電気的に絶
縁するとともにこれを負荷を経て前記第２給電ラインに
接続し、且つこのコレクタ領域によって制御トランジス
タへのフィードバックを行って作動中所定の電圧ドメイ
ン内で前記エミッタ領域およびコレクタ領域間の電位差
の変化を前記制御トランジスタを経て逆のコンダクタン
ス変化とするようにしたことを特徴とする。
メモリセルを有する半導体本体を具え、該半導体本体は
第１、即ち、反対導電型のベース領域によって相互に分
離された第１導電型のエミッタ領域およびコレクタ領域
を有するバイポーラトランジスタを具え、エミッタ領域
を第１給電ラインに結合し、コレクタ領域を第２給電ラ
インに結合し、ベース領域は作動中少なくとも任意に可
制御ベース領域電流によりバイポーラトランジスタを構
成するように制御トランジスタを経て接続するようにし
た半導体装置において、前記コレクタ領域は電気的に絶
縁するとともにこれを負荷を経て前記第２給電ラインに
接続し、且つこのコレクタ領域によって制御トランジス
タへのフィードバックを行って作動中所定の電圧ドメイ
ン内で前記エミッタ領域およびコレクタ領域間の電位差
の変化を前記制御トランジスタを経て逆のコンダクタン
ス変化とするようにしたことを特徴とする。
【０００８】絶縁コレクタ領域を第２給電ラインに直接
でなく、負荷を経て接続するため、その作動中の電位は
コレクタ電流の値に依存する。即ち、コレクタ電流はま
ず最初エミッタ領域およびコレクタ領域間の増大電位差
とともに立上がる。しかし、本発明によれば増大エミッ
タ−コレクタ電圧がバイポーラトランジスタのベース電
流を供給する制御トランジスタを経るコンダクタンスを
減少するようなフィードバックをコレクタ領域によって
達成する。これがため、ベース電流、従ってコレクタ電
流が減少する。必要な変更を加えて、かかるフィードバ
ックによってエミッタ−コレクタ電圧が減少する際にコ
レクタ電流を増大する。これがためエミッタ−コレクタ
電圧の関数としてのコレクタ電流が変化するとある電圧
ドメイン内に負の導関数が得られるようになる。
でなく、負荷を経て接続するため、その作動中の電位は
コレクタ電流の値に依存する。即ち、コレクタ電流はま
ず最初エミッタ領域およびコレクタ領域間の増大電位差
とともに立上がる。しかし、本発明によれば増大エミッ
タ−コレクタ電圧がバイポーラトランジスタのベース電
流を供給する制御トランジスタを経るコンダクタンスを
減少するようなフィードバックをコレクタ領域によって
達成する。これがため、ベース電流、従ってコレクタ電
流が減少する。必要な変更を加えて、かかるフィードバ
ックによってエミッタ−コレクタ電圧が減少する際にコ
レクタ電流を増大する。これがためエミッタ−コレクタ
電圧の関数としてのコレクタ電流が変化するとある電圧
ドメイン内に負の導関数が得られるようになる。
【０００９】かかるトランジスタは負荷に直列に接続す
るとこの電圧ドメイン内に安定状態が存在しなくなる。
しかし、このドメインの外側にはトランジスタを安定化
し得る状態が見られるようになる。かかるトランジスタ
は制御トランジスタにより論理“１”または“０”に相
当するこれら状態のうちの１つにプログラムすることが
できる。従って制御トランジスタがもはや外部的に制御
されず、コレクタ領域によってのみ制御される場合にも
メモリセルはこの状態に保持されるようになる。従って
メモリセル自体を見いだす状態は特定のエミッタ−コレ
クタ電圧および特定のコレクタ電流に相当し、これらの
量の１つを決める状態で読出すことができる。
るとこの電圧ドメイン内に安定状態が存在しなくなる。
しかし、このドメインの外側にはトランジスタを安定化
し得る状態が見られるようになる。かかるトランジスタ
は制御トランジスタにより論理“１”または“０”に相
当するこれら状態のうちの１つにプログラムすることが
できる。従って制御トランジスタがもはや外部的に制御
されず、コレクタ領域によってのみ制御される場合にも
メモリセルはこの状態に保持されるようになる。従って
メモリセル自体を見いだす状態は特定のエミッタ−コレ
クタ電圧および特定のコレクタ電流に相当し、これらの
量の１つを決める状態で読出すことができる。
【００１０】本発明によれば２５０μｍ2 のエミッタ表
面を有するメモリセルはすでにほぼ１．５Ｖのエミッタ
−コレクタ電圧およびほぼ２．５ｎＡ以下のコレクタ電
流で作動させることができる。しかもコレクタ電流は本
発明メモリセルを小さく設計する際に比例して小さくす
る。１μｍの設計ルールおよび１μｍ2 のエミッタ表面
に基づくスケールによれば、本発明メモリセルはほぼ２
５ｐＡのコレクタ電流をとり、これは既知の電力消費よ
りも低くほぼ１０００万分の１である。特に、電力消費
に主に関連する場合、例えば多くのバッテリ給電の用
途、および特に電子クレジットカード（スマートカー
ド）においては本発明装置を用いるのが有利である。
面を有するメモリセルはすでにほぼ１．５Ｖのエミッタ
−コレクタ電圧およびほぼ２．５ｎＡ以下のコレクタ電
流で作動させることができる。しかもコレクタ電流は本
発明メモリセルを小さく設計する際に比例して小さくす
る。１μｍの設計ルールおよび１μｍ2 のエミッタ表面
に基づくスケールによれば、本発明メモリセルはほぼ２
５ｐＡのコレクタ電流をとり、これは既知の電力消費よ
りも低くほぼ１０００万分の１である。特に、電力消費
に主に関連する場合、例えば多くのバッテリ給電の用
途、および特に電子クレジットカード（スマートカー
ド）においては本発明装置を用いるのが有利である。
【００１１】しかし、本発明装置はかかる低い電流レベ
ルで作動させる必要はない。また本発明装置は数桁高い
コレクタ電流でも機能する。実際上電力消費はコレクタ
電流が大きくなると大きいが、これはメモリセルのアク
セス時間を著しく短くし得ると云う事実によって相殺さ
れる。
ルで作動させる必要はない。また本発明装置は数桁高い
コレクタ電流でも機能する。実際上電力消費はコレクタ
電流が大きくなると大きいが、これはメモリセルのアク
セス時間を著しく短くし得ると云う事実によって相殺さ
れる。
【００１２】本発明装置の他の例では、前記バイポーラ
トランジスタを切換え可能な負荷に直列に接続し、且つ
この負荷にはこれを比較的高い値および比較的低い値間
に切換えるスイッチング手段を設けるようにする。この
場合、可変負荷はメモリセルの情報内容を記憶する必要
がある場合に限ってのみ高レベルに切換えることができ
る。この場合にはコレクタ電流従ってメモリセルの電力
消費は低くなる。しかし、メモリセルがアドレスされる
瞬時がプログラムまたは読出しされる場合には負荷は比
較的低レベルに切換えられ、従って高いアクセス速度を
得ることができる。
トランジスタを切換え可能な負荷に直列に接続し、且つ
この負荷にはこれを比較的高い値および比較的低い値間
に切換えるスイッチング手段を設けるようにする。この
場合、可変負荷はメモリセルの情報内容を記憶する必要
がある場合に限ってのみ高レベルに切換えることができ
る。この場合にはコレクタ電流従ってメモリセルの電力
消費は低くなる。しかし、メモリセルがアドレスされる
瞬時がプログラムまたは読出しされる場合には負荷は比
較的低レベルに切換えられ、従って高いアクセス速度を
得ることができる。
【００１３】例えば、切換え可能な負荷は例えば数ＧΩ
の所望の高い値の第１抵抗を所望の低い値の第２抵抗と
直列のトランジスタに並列に接続することにより形成す
ることができる。この場合トランジスタを導通状態に切
換えると、実際上負荷は第１抵抗の高い値から第２抵抗
の低い値に再び切換わるようになる。
の所望の高い値の第１抵抗を所望の低い値の第２抵抗と
直列のトランジスタに並列に接続することにより形成す
ることができる。この場合トランジスタを導通状態に切
換えると、実際上負荷は第１抵抗の高い値から第２抵抗
の低い値に再び切換わるようになる。
【００１４】特定の例では、制御トランジスタは可制御
チャネル領域により互いに分離された第２導電型のソー
スおよびドレインを有する電界効果トランジスタを具
え、この際コレクタ領域にはフィードバックラインを設
ける。かかるトランジスタでは、ソースおよびドレイン
間の導通は第２導電型のチャネルを経て生じ、これはチ
ャネル領域内に誘導されてもされなくても良い。かかる
フィードバックのため、本発明装置のチャネルの導通は
コレクタ電位により少なくとも部分的に制御することが
できる。
チャネル領域により互いに分離された第２導電型のソー
スおよびドレインを有する電界効果トランジスタを具
え、この際コレクタ領域にはフィードバックラインを設
ける。かかるトランジスタでは、ソースおよびドレイン
間の導通は第２導電型のチャネルを経て生じ、これはチ
ャネル領域内に誘導されてもされなくても良い。かかる
フィードバックのため、本発明装置のチャネルの導通は
コレクタ電位により少なくとも部分的に制御することが
できる。
【００１５】絶縁ゲートを有する電界効果トランジスタ
の場合にはコレクタ領域をチャネル領域に電気的に接続
することによりフィードバックを簡単に達成することが
できる。この場合には、コレクタ電圧によって電界効果
トランジスタのいわゆる逆バイアスを形成し、これによ
りチャネル領域のコンダクタンスに影響を与えるように
する。エミッタ−コレクタ電圧を増大することによって
電界効果トランジスタを流れる電流を抑圧し、従ってベ
ース電流を抑圧しその結果コレクタ電流を減少する。こ
れがため、エミッタ−コレクタ電圧が増大するにつれて
コレクタ電流が減少するようになる。
の場合にはコレクタ領域をチャネル領域に電気的に接続
することによりフィードバックを簡単に達成することが
できる。この場合には、コレクタ電圧によって電界効果
トランジスタのいわゆる逆バイアスを形成し、これによ
りチャネル領域のコンダクタンスに影響を与えるように
する。エミッタ−コレクタ電圧を増大することによって
電界効果トランジスタを流れる電流を抑圧し、従ってベ
ース電流を抑圧しその結果コレクタ電流を減少する。こ
れがため、エミッタ−コレクタ電圧が増大するにつれて
コレクタ電流が減少するようになる。
【００１６】制御トランジスタを電界効果トランジスタ
により形成するようにした本発明装置の特定の例では、
前記チャネル領域および前記コレクタ領域は第１導電型
の第１半導体区域によって共に形成するとともに前記ソ
ース区域および前記ドレイン区域の何れかは前記ベース
領域と相俟って第２導電型の第２半導体区域によって形
成し得るようにする。この場合には制御トランジスタお
よびバイポーラトランジスタを互いに集積化するととも
に極めて高密度のパッケージを行うことができる。その
理由は電界効果トランジスタのソース／ドレインおよび
チャネル領域並びにバイポーラトランジスタのベース領
域またはコレクタ領域間の配線および個別の接点に必要
なスペースを節約し得るからである。
により形成するようにした本発明装置の特定の例では、
前記チャネル領域および前記コレクタ領域は第１導電型
の第１半導体区域によって共に形成するとともに前記ソ
ース区域および前記ドレイン区域の何れかは前記ベース
領域と相俟って第２導電型の第２半導体区域によって形
成し得るようにする。この場合には制御トランジスタお
よびバイポーラトランジスタを互いに集積化するととも
に極めて高密度のパッケージを行うことができる。その
理由は電界効果トランジスタのソース／ドレインおよび
チャネル領域並びにバイポーラトランジスタのベース領
域またはコレクタ領域間の配線および個別の接点に必要
なスペースを節約し得るからである。
【００１７】半導体装置が上記メモリセルのほかに同様
の他のメモリセルを具える場合には、本発明装置の好適
な例の場合におけるように、２つのメモリセルより成る
エミッタ領域をも組合せることによってパッケージ密度
をさらに増大させることができる。この目的のため、本
発明装置の特定の例では、前記半導体装置は同様の他の
メモリセルを具え、２つのメモリセルは半導体表面に隣
接し且つベース領域を構成する第２導電型の埋込み層に
位置するコレクタ領域を具え、この埋込み層を両メモリ
セルに共通の第１導電型のエミッタ領域に位置させ、前
記メモリセルは前記表面から少なくともエミッタ領域ま
で延在するとともに両メモリセルに共通のゲート電極を
設ける条溝によって互いに分離し得るようにする。この
装置に必要な表面はメモリセル当たりほぼ８ l2 μｍ2
となり、ここに は達成し得る最小の食刻寸法（μｍ）
である。この場合本発明装置は既知の装置よりも少ない
スペースを必要とするのみであり、しかも電力消費を著
しく減少させることができる。
の他のメモリセルを具える場合には、本発明装置の好適
な例の場合におけるように、２つのメモリセルより成る
エミッタ領域をも組合せることによってパッケージ密度
をさらに増大させることができる。この目的のため、本
発明装置の特定の例では、前記半導体装置は同様の他の
メモリセルを具え、２つのメモリセルは半導体表面に隣
接し且つベース領域を構成する第２導電型の埋込み層に
位置するコレクタ領域を具え、この埋込み層を両メモリ
セルに共通の第１導電型のエミッタ領域に位置させ、前
記メモリセルは前記表面から少なくともエミッタ領域ま
で延在するとともに両メモリセルに共通のゲート電極を
設ける条溝によって互いに分離し得るようにする。この
装置に必要な表面はメモリセル当たりほぼ８ l2 μｍ2
となり、ここに は達成し得る最小の食刻寸法（μｍ）
である。この場合本発明装置は既知の装置よりも少ない
スペースを必要とするのみであり、しかも電力消費を著
しく減少させることができる。
【００１８】
【実施例】図面につき本発明の実施例を説明する。図面
は寸法通りの縮尺又は拡大ではなく、しかも同一導電型
の半導体領域には同一方向のハッチングを付して示し、
関連のほぼ同一部分には同一符号を付して示す。
は寸法通りの縮尺又は拡大ではなく、しかも同一導電型
の半導体領域には同一方向のハッチングを付して示し、
関連のほぼ同一部分には同一符号を付して示す。
【００１９】本発明半導体装置の第１例は図１に示すよ
うにｐ−型シリコン基板１に設けられたｎ−型エピタキ
シヤル層２を具える。このエピタキシヤル層には島領域
４を横方向に囲む酸化シリコンの局部条溝付きフィール
ド絶縁パターン３を設ける。島領域４の下側には比較的
多量にドープされたｎ−型埋設層５を設ける。この埋設
層５は基板１とエピタキシヤル層２との間の界面に位置
し、島領域４と表面に隣接する接点区域６との間に低オ
ーム接続部を形成する。
うにｐ−型シリコン基板１に設けられたｎ−型エピタキ
シヤル層２を具える。このエピタキシヤル層には島領域
４を横方向に囲む酸化シリコンの局部条溝付きフィール
ド絶縁パターン３を設ける。島領域４の下側には比較的
多量にドープされたｎ−型埋設層５を設ける。この埋設
層５は基板１とエピタキシヤル層２との間の界面に位置
し、島領域４と表面に隣接する接点区域６との間に低オ
ーム接続部を形成する。
【００２０】本発明メモリセルは島領域５に設ける。こ
のメモリセルはチャネル区域９により互いに分離された
ｐ−型ソース区域７およびドレイン区域８を有するＭＯ
Ｓトランジスタを具える。ソース区域８にはその表面に
アルミニウムの低オーム接点７１を設ける。ｎ−型シリ
コンのゲート電極１０をチャネル領域９上に設けるとと
もにゲート誘電体薄層１１、本例ではほぼ１００ｎｍの
厚さの酸化シリコン層によってチャネル領域９から絶縁
する。このチャネル領域９のコンダクタンスはゲート電
極１０によって制御することができる。この目的のた
め、ゲート電極をアルミニウムゲート接点１０１を経て
線図的に示す制御ライン１５４に接続する。
のメモリセルはチャネル区域９により互いに分離された
ｐ−型ソース区域７およびドレイン区域８を有するＭＯ
Ｓトランジスタを具える。ソース区域８にはその表面に
アルミニウムの低オーム接点７１を設ける。ｎ−型シリ
コンのゲート電極１０をチャネル領域９上に設けるとと
もにゲート誘電体薄層１１、本例ではほぼ１００ｎｍの
厚さの酸化シリコン層によってチャネル領域９から絶縁
する。このチャネル領域９のコンダクタンスはゲート電
極１０によって制御することができる。この目的のた
め、ゲート電極をアルミニウムゲート接点１０１を経て
線図的に示す制御ライン１５４に接続する。
【００２１】さらにメモリセルはバイポーラトランジス
タ、本例ではスペースを節約するためにＭＯＳトランジ
スタと集積化し得る縦方向ＮＰＮトランジスタの形状の
トランジスタを具える。このバイポーラトランジスタは
ＭＯＳトランジスタのドレイン区域８に設けられアルミ
ニウムエミッタ接点１２１を有するｎ−型エミッタ領域
１２を具える。ドレイン区域８自体によってｎ−型コレ
クタ領域１４を形成し、このコレクタ領域は島領域４に
より形成するとともにＭＯＳトランジスタのチャネル領
域９と集積化し得るようにする。コレクタ領域１４は絶
縁パターン３によって横方向に絶縁する。このコレクタ
領域１４のｐ−型基板１からの絶縁は作動中阻止される
ｐｎ接合によって設ける。
タ、本例ではスペースを節約するためにＭＯＳトランジ
スタと集積化し得る縦方向ＮＰＮトランジスタの形状の
トランジスタを具える。このバイポーラトランジスタは
ＭＯＳトランジスタのドレイン区域８に設けられアルミ
ニウムエミッタ接点１２１を有するｎ−型エミッタ領域
１２を具える。ドレイン区域８自体によってｎ−型コレ
クタ領域１４を形成し、このコレクタ領域は島領域４に
より形成するとともにＭＯＳトランジスタのチャネル領
域９と集積化し得るようにする。コレクタ領域１４は絶
縁パターン３によって横方向に絶縁する。このコレクタ
領域１４のｐ−型基板１からの絶縁は作動中阻止される
ｐｎ接合によって設ける。
【００２２】エミッタ領域１２はエミッタ接点１２１を
経て固定電圧、本例では接地電位が供給される第１給電
ライン１５１に接続する。ベース領域１３は第３給電ラ
イン１５３からＭＯＳトランジスタを経て給電し、この
第３給電ラインにはＭＯＳトランジスタのソース区域７
を接続する。コレクタ領域１４は、負荷１６本例ではほ
ぼ１ＧΩのオーム抵抗を経て少なくともほぼ一定の電圧
に保持されている第２給電ライン１５２に結合する。本
例では第２給電ラインの電圧をほぼ１．５Ｖとする。こ
の場合埋設層５および接点区域６によってコレクタ領域
１４およびコレクタ接点１４１間の電気的な導通を行
う。本発明メモリセル等価回路を図２に示す。
経て固定電圧、本例では接地電位が供給される第１給電
ライン１５１に接続する。ベース領域１３は第３給電ラ
イン１５３からＭＯＳトランジスタを経て給電し、この
第３給電ラインにはＭＯＳトランジスタのソース区域７
を接続する。コレクタ領域１４は、負荷１６本例ではほ
ぼ１ＧΩのオーム抵抗を経て少なくともほぼ一定の電圧
に保持されている第２給電ライン１５２に結合する。本
例では第２給電ラインの電圧をほぼ１．５Ｖとする。こ
の場合埋設層５および接点区域６によってコレクタ領域
１４およびコレクタ接点１４１間の電気的な導通を行
う。本発明メモリセル等価回路を図２に示す。
【００２３】充分な負の制御電圧をゲート電極１０に供
給すると、チャネル領域９のゲート電極１０の下側に形
成されるため、ＭＯＳトランジスタは導通状態となる。
次いでベース領域１３にベース電流を供給し、これによ
りバイポーラトランジスタをもスイッチオンする。バイ
ポーラトランジスタに流れるコレクタ電流によって負荷
１６の両端間に電圧降下を生ぜしめ、その結果コレクタ
領域１４、従って島領域５の電圧が増大する。島領域５
の電位が増大することにより反転領域から正孔を導出
し、ＭＯＳトランジスタを経る導通はコレクタ電圧がさ
らに増大するにつれて徐々にピンチオフされるようにな
る。このコレクタ領域１４からＭＯＳトランジスタへの
フィードバックによって結局はエミッタ−コレクタ電圧
の増大にともなってバイポーラトランジスタが低いベー
ス電流を受け、従ってコレクタ電流が再び減少するよう
になる。図３において曲線I-VIIはコレクタ電流ＩC の
変化を多数の種々のゲート電圧に対するエミッタ−コレ
クタ電圧ＶCEの関数として線図的に示す。ここに曲線Ｉ
は正のゲート電圧に相当し、曲線VIIは負のゲート電圧
に相当し、このゲート電圧は中間の曲線においてはステ
ップ状に減少する。曲線IIIから出発し、トランジスタ
は電圧Ｖ１からＶ２までの電圧ドメインで上述した負の
抵抗特性を呈する。
給すると、チャネル領域９のゲート電極１０の下側に形
成されるため、ＭＯＳトランジスタは導通状態となる。
次いでベース領域１３にベース電流を供給し、これによ
りバイポーラトランジスタをもスイッチオンする。バイ
ポーラトランジスタに流れるコレクタ電流によって負荷
１６の両端間に電圧降下を生ぜしめ、その結果コレクタ
領域１４、従って島領域５の電圧が増大する。島領域５
の電位が増大することにより反転領域から正孔を導出
し、ＭＯＳトランジスタを経る導通はコレクタ電圧がさ
らに増大するにつれて徐々にピンチオフされるようにな
る。このコレクタ領域１４からＭＯＳトランジスタへの
フィードバックによって結局はエミッタ−コレクタ電圧
の増大にともなってバイポーラトランジスタが低いベー
ス電流を受け、従ってコレクタ電流が再び減少するよう
になる。図３において曲線I-VIIはコレクタ電流ＩC の
変化を多数の種々のゲート電圧に対するエミッタ−コレ
クタ電圧ＶCEの関数として線図的に示す。ここに曲線Ｉ
は正のゲート電圧に相当し、曲線VIIは負のゲート電圧
に相当し、このゲート電圧は中間の曲線においてはステ
ップ状に減少する。曲線IIIから出発し、トランジスタ
は電圧Ｖ１からＶ２までの電圧ドメインで上述した負の
抵抗特性を呈する。
【００２４】直線Ｒはコレクタ領域１４に直列に接続さ
れた抵抗１６の電流−電圧特性を線図的に示す。これら
２つの素子を直列回路とすることによりシステム自体を
見出し得る３つの個別の状態のみが得られるようにな
る。これらの状態を２つの特性の交点Ａ，ＢおよびＣで
表わす。これら状態のうちの状態ＡおよびＣは安定であ
り、状態Ｂは不安定である。即ち、状態Ｂが僅かでも騒
乱されると、システムは安定状態ＡおよびＣのうちの一
方に直ちに切換わるようになる。このことはメモリセル
が作動中状態Ａまたは状態Ｂのうちの何れかにあること
を意味する。
れた抵抗１６の電流−電圧特性を線図的に示す。これら
２つの素子を直列回路とすることによりシステム自体を
見出し得る３つの個別の状態のみが得られるようにな
る。これらの状態を２つの特性の交点Ａ，ＢおよびＣで
表わす。これら状態のうちの状態ＡおよびＣは安定であ
り、状態Ｂは不安定である。即ち、状態Ｂが僅かでも騒
乱されると、システムは安定状態ＡおよびＣのうちの一
方に直ちに切換わるようになる。このことはメモリセル
が作動中状態Ａまたは状態Ｂのうちの何れかにあること
を意味する。
【００２５】メモリセルはこれが２つの状態のうちの何
れかとなるようにプログラムする。このプログラムはゲ
ート電圧を増大するかまたは減少するかによって達成す
ることができる。電圧が増大すると、０Ｖのゲート電圧
に相当する曲線IVから出発し、メモリセルの電流−電圧
特性は曲線III-Iの方向にシフトされるようになる。所
定のゲート電圧ＶG に対し電流−電圧特性は抵抗特性Ｒ
と同様に最早や状態Ａとはならなくなる。従ってメモリ
セルは任意とはならず、状態Ａをとるようになる。ま
た、ゲート電圧が減少すると、メモリセルの電流−電圧
特性は曲線V-VIIの方向にシフトされるようになる。所
定のゲート電圧ＶA に対し、状態Ｃはトランジスタおよ
び本例では抵抗によって最早や共有されなくなり、従っ
てメモリセルは強制的に状態Ａとされるようになる。ゲ
ート電圧が再び０Ｖになると、メモリセルが外部ベース
電流を最早や受けなくても、メモリセルはプログラムさ
れた状態ＡまたはＣに保持されたままとなる。図４はコ
レクタ電流ＩC をゲート電圧ＶG の関数として示す。曲
線I-VIIに相当するゲート電圧をＶI −ＶVII でそれぞ
れ示す。
れかとなるようにプログラムする。このプログラムはゲ
ート電圧を増大するかまたは減少するかによって達成す
ることができる。電圧が増大すると、０Ｖのゲート電圧
に相当する曲線IVから出発し、メモリセルの電流−電圧
特性は曲線III-Iの方向にシフトされるようになる。所
定のゲート電圧ＶG に対し電流−電圧特性は抵抗特性Ｒ
と同様に最早や状態Ａとはならなくなる。従ってメモリ
セルは任意とはならず、状態Ａをとるようになる。ま
た、ゲート電圧が減少すると、メモリセルの電流−電圧
特性は曲線V-VIIの方向にシフトされるようになる。所
定のゲート電圧ＶA に対し、状態Ｃはトランジスタおよ
び本例では抵抗によって最早や共有されなくなり、従っ
てメモリセルは強制的に状態Ａとされるようになる。ゲ
ート電圧が再び０Ｖになると、メモリセルが外部ベース
電流を最早や受けなくても、メモリセルはプログラムさ
れた状態ＡまたはＣに保持されたままとなる。図４はコ
レクタ電流ＩC をゲート電圧ＶG の関数として示す。曲
線I-VIIに相当するゲート電圧をＶI −ＶVII でそれぞ
れ示す。
【００２６】メモリセルは状態Ａで最高の電力を消費す
ることは明らかである。しかし、本発明メモリセルに電
力消費は、状態Ａにおいても、既知のメモリセルの電力
消費よりも著しく低い。本例メモリセルによって状態Ａ
でほぼ２．５ｎＡのコレクタ電流を供給し、これは１．
５Ｖのエミッタ−コレクタ電圧でほぼ３．７５ｎＷの電
力消費を行う。ちなみに、既知のメモリセルは１００万
回以上の多くの電力を必要とする。本発明メモリセルの
電力消費はエミッタの表面積が減少するため、さらに減
少する。既知のメモリセルのように最小の食刻寸法は１
μｍとしたが、本発明メモリセルはそのエミッタ表面積
を１μｍ2 として構成することができ、この場合にはメ
モリセルはその電力消費が２５ｐＡ以下となり、これは
既知の装置の場合よりも１０００万回以上少なくなるこ
とを意味する。これがため、本発明装置は例えば電子ク
レジットカードおよび携帯用電子装置のようなバッテリ
給電型の用途に特に好適である。
ることは明らかである。しかし、本発明メモリセルに電
力消費は、状態Ａにおいても、既知のメモリセルの電力
消費よりも著しく低い。本例メモリセルによって状態Ａ
でほぼ２．５ｎＡのコレクタ電流を供給し、これは１．
５Ｖのエミッタ−コレクタ電圧でほぼ３．７５ｎＷの電
力消費を行う。ちなみに、既知のメモリセルは１００万
回以上の多くの電力を必要とする。本発明メモリセルの
電力消費はエミッタの表面積が減少するため、さらに減
少する。既知のメモリセルのように最小の食刻寸法は１
μｍとしたが、本発明メモリセルはそのエミッタ表面積
を１μｍ2 として構成することができ、この場合にはメ
モリセルはその電力消費が２５ｐＡ以下となり、これは
既知の装置の場合よりも１０００万回以上少なくなるこ
とを意味する。これがため、本発明装置は例えば電子ク
レジットカードおよび携帯用電子装置のようなバッテリ
給電型の用途に特に好適である。
【００２７】コレクタ領域１４はエミッタ領域１２に対
するコレクタ領域１４の電位を決める読出し手段（図示
せず）に接続する。メモリセルを安定化する状態は斯様
にして読出すことができる。しかし、コレクタ電位の決
定に関し、エミッタ電位の代わりに他の任意の固定基準
電圧を用いることもできる。また、コレクタ電圧の代わ
りにコレクタ電流をメモリセルの瞬時メモリ状態の表示
に用いることができる。
するコレクタ領域１４の電位を決める読出し手段（図示
せず）に接続する。メモリセルを安定化する状態は斯様
にして読出すことができる。しかし、コレクタ電位の決
定に関し、エミッタ電位の代わりに他の任意の固定基準
電圧を用いることもできる。また、コレクタ電圧の代わ
りにコレクタ電流をメモリセルの瞬時メモリ状態の表示
に用いることができる。
【００２８】本発明半導体装置の第２例を図５に示す。
図示の本例装置はｎ−型シリコン基板を具え、その上に
ｎ−型エピタキシヤル層２００を設ける。このエピタキ
シヤル層２００を条溝により多くの島に分割し、これら
の島に個別のメモリセルを設ける。図５には２つのかか
るメモリセルのみを示す。前例の場合と同様に、メモリ
セルはバイポーラトランジスタを具え、そのベース領域
をＰＭＰＳトランジスタにより形成する。
図示の本例装置はｎ−型シリコン基板を具え、その上に
ｎ−型エピタキシヤル層２００を設ける。このエピタキ
シヤル層２００を条溝により多くの島に分割し、これら
の島に個別のメモリセルを設ける。図５には２つのかか
るメモリセルのみを示す。前例の場合と同様に、メモリ
セルはバイポーラトランジスタを具え、そのベース領域
をＰＭＰＳトランジスタにより形成する。
【００２９】本例バイポーラトランジスタは表面に位置
し、ｎ−型基板１００から埋設ベース領域１３，１３′
により分離されたｎ−型コレクタ領域１４，１４′によ
り形成する。ベース領域を本例では基板１００およびエ
ピタキシヤル層２００間に位置するｐ−型埋設層により
形成する。これと同時にこの埋設層によってＰＭＰＳ制
御トランジスタの埋設ドレイン区域８，８′を構成す
る。基板１００によって双方のメモリセルに共通で下側
にエミッタ接点を設けたエミッタ領域１２，１２′を形
成する。基板１００をエミッタ接点１２１を経て第１給
電ライン１５１に接続する。コレクタ領域１４，１４′
はｎ−型エピタキシヤル層２００により形成するととも
に表面に比較的多量にドープされた接点区域６，６′を
設ける。コレクタ接点は接点区域６，６′に設け、この
接点により本発明によるコレクタ領域１４，１４′を負
荷１６，１６′を経て第２給電ライン１５２，１５２′
に結合する。
し、ｎ−型基板１００から埋設ベース領域１３，１３′
により分離されたｎ−型コレクタ領域１４，１４′によ
り形成する。ベース領域を本例では基板１００およびエ
ピタキシヤル層２００間に位置するｐ−型埋設層により
形成する。これと同時にこの埋設層によってＰＭＰＳ制
御トランジスタの埋設ドレイン区域８，８′を構成す
る。基板１００によって双方のメモリセルに共通で下側
にエミッタ接点を設けたエミッタ領域１２，１２′を形
成する。基板１００をエミッタ接点１２１を経て第１給
電ライン１５１に接続する。コレクタ領域１４，１４′
はｎ−型エピタキシヤル層２００により形成するととも
に表面に比較的多量にドープされた接点区域６，６′を
設ける。コレクタ接点は接点区域６，６′に設け、この
接点により本発明によるコレクタ領域１４，１４′を負
荷１６，１６′を経て第２給電ライン１５２，１５２′
に結合する。
【００３０】同時に、ｎ−型島によって表面に位置する
ｐ−型ソース区域７，７′から埋設ドレイン区域８，
８′を分離するＰＭＯＳトランジスタのチャネル領域
９，９′を形成する。斯様にして縦方向に集積化された
ＭＯＳトランジスタの導通度は２つのメモリセル間の条
溝３２に設けられたゲート電極１０によって制御するこ
とができる。条溝壁にはシリコン酸化物の絶縁薄層１１
を予め設け、これによりゲート電極１０をチャネル領域
９，９′から絶縁する。本例では、ｐ−型多結晶シリコ
ンをゲート電極に用い、これを前記条溝に満足となるよ
うに充填する。斯様に充填された条溝３１によってメモ
リセルの横方向絶縁を行う。
ｐ−型ソース区域７，７′から埋設ドレイン区域８，
８′を分離するＰＭＯＳトランジスタのチャネル領域
９，９′を形成する。斯様にして縦方向に集積化された
ＭＯＳトランジスタの導通度は２つのメモリセル間の条
溝３２に設けられたゲート電極１０によって制御するこ
とができる。条溝壁にはシリコン酸化物の絶縁薄層１１
を予め設け、これによりゲート電極１０をチャネル領域
９，９′から絶縁する。本例では、ｐ−型多結晶シリコ
ンをゲート電極に用い、これを前記条溝に満足となるよ
うに充填する。斯様に充填された条溝３１によってメモ
リセルの横方向絶縁を行う。
【００３１】第１給電ライン１５１および第２給電ライ
ン１５２間には固定電位差を印加する。第１例につき説
明した所と同様に好適な電圧スイープをゲート電極１０
に対して行うようにしてメモリセルをプログラミングす
ることができる。２つのメモリセルのソース区域７，
７′は各々それ自体の他の給電ライン１５３，１５３′
に接続し、これからベース電流をベース領域１３，１
３′にそれぞれ供給することができる。プログラムすべ
きメモリセルは他の給電ライン１５３，１５３′に電圧
を印加するかまたは印加しないようにして選択すること
ができる。
ン１５２間には固定電位差を印加する。第１例につき説
明した所と同様に好適な電圧スイープをゲート電極１０
に対して行うようにしてメモリセルをプログラミングす
ることができる。２つのメモリセルのソース区域７，
７′は各々それ自体の他の給電ライン１５３，１５３′
に接続し、これからベース電流をベース領域１３，１
３′にそれぞれ供給することができる。プログラムすべ
きメモリセルは他の給電ライン１５３，１５３′に電圧
を印加するかまたは印加しないようにして選択すること
ができる。
【００３２】本例半導体装置の作動は第１例の作動とは
本質的に相違しない。しかし、本例半導体装置は一層有
効に集積化することができる。即ち、本例では装置に必
要な表面積はメモリセル当たりほぼ８ l2 μｍ2 とし、
ここに は最小有効食刻寸法（μｍ）である。この場合
の装置は既知の装置よりも一層または殆どスペースを広
くする必要はないが、電力消費は著しく減少する。
本質的に相違しない。しかし、本例半導体装置は一層有
効に集積化することができる。即ち、本例では装置に必
要な表面積はメモリセル当たりほぼ８ l2 μｍ2 とし、
ここに は最小有効食刻寸法（μｍ）である。この場合
の装置は既知の装置よりも一層または殆どスペースを広
くする必要はないが、電力消費は著しく減少する。
【００３３】本発明半導体装置は著しく低い電流レベル
で作動させる必要はない。また、半導体装置は数桁高い
コレクタ電流で作動させることもできる。コレクタ電流
が大きい場合には電力消費も大きくなることは事実であ
るが、これはメモリセルのアクセス時間を著しく短くし
得ると云う事実によって平衡化することができる。バイ
ポーラトランジスタを可変負荷に直列に接続し、且つこ
の負荷を比較的低い値および低い高い値間で切換えるス
イッチング手段を負荷に設ける場合には双方の態様を用
いることができる。この場合にはメモリセルの情報内容
を記憶する必要がある限り可変負荷を高レベルに切換え
るようにする。この場合にはメモリセルのコレクタ電
流、従って電力消費を低くすることができる。しかし、
メモリセルをアドレス指定してプログラミングまたは読
出しを行うために、この負荷を比較的低い値に切換えて
速いアクセス速度が得られるようにする。かかるスイッ
チング可能な負荷は例えば第１抵抗をスイッチングトラ
ンジスタに直列接続された第２抵抗に並列に接続するこ
とによって形成することができる。
で作動させる必要はない。また、半導体装置は数桁高い
コレクタ電流で作動させることもできる。コレクタ電流
が大きい場合には電力消費も大きくなることは事実であ
るが、これはメモリセルのアクセス時間を著しく短くし
得ると云う事実によって平衡化することができる。バイ
ポーラトランジスタを可変負荷に直列に接続し、且つこ
の負荷を比較的低い値および低い高い値間で切換えるス
イッチング手段を負荷に設ける場合には双方の態様を用
いることができる。この場合にはメモリセルの情報内容
を記憶する必要がある限り可変負荷を高レベルに切換え
るようにする。この場合にはメモリセルのコレクタ電
流、従って電力消費を低くすることができる。しかし、
メモリセルをアドレス指定してプログラミングまたは読
出しを行うために、この負荷を比較的低い値に切換えて
速いアクセス速度が得られるようにする。かかるスイッ
チング可能な負荷は例えば第１抵抗をスイッチングトラ
ンジスタに直列接続された第２抵抗に並列に接続するこ
とによって形成することができる。
【００３４】本発明は上述した２例につき説明したが、
本発明はこれに限定されるものではなく、要旨を変更し
ない範囲内で幾多の変形または変更を行うことができ
る。従って特定した導電型は全て互いにその逆の導電型
に変更することができる。さらに、原理的には例えばＪ
ＦＥＴまたはバイポーラトランジスタをＭＯＳトランジ
スタの代わりに制御トランジスタとして用いることがで
きる。この場合にはコレクタ領域によって制御トランジ
スタのゲート電極またはベースへのフィードバックを提
供することができる。
本発明はこれに限定されるものではなく、要旨を変更し
ない範囲内で幾多の変形または変更を行うことができ
る。従って特定した導電型は全て互いにその逆の導電型
に変更することができる。さらに、原理的には例えばＪ
ＦＥＴまたはバイポーラトランジスタをＭＯＳトランジ
スタの代わりに制御トランジスタとして用いることがで
きる。この場合にはコレクタ領域によって制御トランジ
スタのゲート電極またはベースへのフィードバックを提
供することができる。
【００３５】さらに、分子ビームエピタキシヤル（ＭＢ
Ｅ）およびいわゆるデルタドーピングのようないわゆる
成長およびドーピング技術を用いる本発明半導体装置を
製造することができる。特に、第２例はＭＢＥによって
達成するのが有利であり、この場合にはドープされたＳ
ｉＧｅ層または鋭敏に画成されたヘテロｐｎ接合を有す
る他の対応半導体材料の層を埋設層の代わりに用いてバ
イポーラトランジスタの増幅率を比較的高い値とするこ
とができる。
Ｅ）およびいわゆるデルタドーピングのようないわゆる
成長およびドーピング技術を用いる本発明半導体装置を
製造することができる。特に、第２例はＭＢＥによって
達成するのが有利であり、この場合にはドープされたＳ
ｉＧｅ層または鋭敏に画成されたヘテロｐｎ接合を有す
る他の対応半導体材料の層を埋設層の代わりに用いてバ
イポーラトランジスタの増幅率を比較的高い値とするこ
とができる。
【００３６】換言すると、本発明は、作動中の電力消費
が比較的低いメモリセルを設け、且つ高実装密度を達成
し得る半導体装置に適用することができる。
が比較的低いメモリセルを設け、且つ高実装密度を達成
し得る半導体装置に適用することができる。
【図１】本発明半導体装置の第１実施例を示す断面図で
ある。
ある。
【図２】図１の半導体装置の等価回路図である。
【図３】図１の半導体装置の種々のゲート電圧に対する
コレクタ電流をコレクタ電圧の関数として示す波形特性
図である。
コレクタ電流をコレクタ電圧の関数として示す波形特性
図である。
【図４】図１の半導体装置におけるコレクタ電流をゲー
ト電圧の関数として示す波形特性図である。
ト電圧の関数として示す波形特性図である。
【図５】本発明半導体装置の第２例を示す断面図であ
る。
る。
１ ｐ−型シリコン基板 ２ ｎ−型エピタキシヤル層 ３ フィールド絶縁パターン ４ 島領域 ５ 埋設層 ６ 接点区域 ７ ｐ−型ソース区域 ８ ドレイン区域 ９ チャネル領域 １０ ゲート電極 １１ ゲート誘電体薄層 １２ ｎ−型エミッタ領域 １３ ｐ−型ベース領域 １４ コレクタ領域 １６ 負荷 １００ ｎ−型基板 １０１ アルミニウムゲート接点 １１４ ｐｎ接合 １２１ アルミニウムエミッタ接点 １４１ コレクタ接点 １５１ 第１給電ライン １５２ 第２給電ライン １５３ 第３給電ライン １５４ 制御ライン ２００ ｎ−型エピタキシヤル層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤン ウィレム スロットブーム オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ (72)発明者 アルイェン ヘルベン ファン デル セ イデ オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １
Claims (7)
- 【請求項１】 プログラマブルメモリセルを有する半導
体本体を具え、該半導体本体は第１、即ち、反対導電型
のベース領域によって相互に分離された第１導電型のエ
ミッタ領域およびコレクタ領域を有するバイポーラトラ
ンジスタを具え、エミッタ領域を第１給電ラインに結合
し、コレクタ領域を第２給電ラインに結合し、ベース領
域は作動中少なくとも任意に可制御ベース領域電流によ
りバイポーラトランジスタを構成するように制御トラン
ジスタを経て接続するようにした半導体装置において、
前記コレクタ領域は電気的に絶縁するとともにこれを負
荷を経て前記第２給電ラインに接続し、且つこのコレク
タ領域によって制御トランジスタへのフィードバックを
行って作動中所定の電圧ドメイン内で前記エミッタ領域
およびコレクタ領域間の電位差の変化を前記制御トラン
ジスタを経て逆のコンダクタンス変化とするようにした
ことを特徴とする半導体装置。 - 【請求項２】 前記バイポーラトランジスタを切換え可
能な負荷に直列に接続し、且つこの負荷にはこれを比較
的高い値および比較的低い値間に切換えるスイッチング
手段を設けるようにしたことを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 前記制御トランジスタは、可制御チャネ
ル領域により互いに分離された第２導電型のソース区域
およびドレイン区域を有する電界効果トランジスタを具
え、且つ前記コレクタ領域によって前記電界効果トラン
ジスタのチャネル領域にフィードバックを行うようにし
たことを特徴とする請求項１または２に記載の半導体装
置。 - 【請求項４】 前記チャネル領域は誘電体層によりゲー
ト電極から分離するとともに前記コレクタ領域を前記チ
ャネル領域に電気的に接続するようにしたことを特徴と
する請求項３に記載の半導体装置。 - 【請求項５】 前記チャネル領域および前記コレクタ領
域は第１導電型の第１半導体区域によって共に形成する
とともに前記ソース区域および前記ドレイン区域の何れ
かは前記ベース領域と相俟って第２導電型の第２半導体
区域によって形成することを特徴とする請求項４に記載
の半導体装置。 - 【請求項６】 前記半導体装置は同様の他のメモリセル
を具え、２つのメモリセルは半導体表面に隣接し且つベ
ース領域を構成する第２導電型の埋込み層に位置するコ
レクタ領域を具え、この埋込み層を両メモリセルに共通
の第１導電型のエミッタ領域に位置させ、前記メモリセ
ルは前記表面から少なくともエミッタ領域まで延在する
とともに両メモリセルに共通のゲート電極を設ける条溝
によって互いに分離するようにしたことを特徴とする請
求項５に記載の半導体装置。 - 【請求項７】 前記コレクタ領域はコレクタ領域と作動
中の基準電位との間の電位差を読出す読出し手段に接続
する用にしたことを特徴とする請求項１〜６の何れかの
項に記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL91203306:5 | 1991-12-16 | ||
| EP91203306 | 1991-12-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251654A true JPH05251654A (ja) | 1993-09-28 |
| JP2538170B2 JP2538170B2 (ja) | 1996-09-25 |
Family
ID=8208075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336189A Expired - Lifetime JP2538170B2 (ja) | 1991-12-16 | 1992-12-16 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5471419A (ja) |
| JP (1) | JP2538170B2 (ja) |
| KR (1) | KR930015073A (ja) |
| DE (1) | DE69220465T2 (ja) |
| TW (1) | TW260816B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699709B1 (ko) * | 2000-01-20 | 2007-03-27 | 루센트 테크놀러지스 인크 | 바이폴라 트랜지스터와 관련된 플래시 메모리 디바이스와 그 제조 방법 |
| KR100812079B1 (ko) * | 2006-08-22 | 2008-03-07 | 동부일렉트로닉스 주식회사 | 수직형 바이폴라 접합 트랜지스터 및 그 제조 방법, 이를갖는 씨모스 이미지 센서 및 그 제조 방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696050B1 (en) * | 1994-07-18 | 1998-10-14 | STMicroelectronics S.r.l. | EPROM and Flash-EEPROM non-volatile memory and method of manufacturing the same |
| US5538908A (en) * | 1995-04-27 | 1996-07-23 | Lg Semicon Co., Ltd. | Method for manufacturing a BiCMOS semiconductor device |
| US5731619A (en) * | 1996-05-22 | 1998-03-24 | International Business Machines Corporation | CMOS structure with FETS having isolated wells with merged depletions and methods of making same |
| JPH11163278A (ja) * | 1997-11-25 | 1999-06-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6545297B1 (en) * | 1998-05-13 | 2003-04-08 | Micron Technology, Inc. | High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown |
| US6229161B1 (en) | 1998-06-05 | 2001-05-08 | Stanford University | Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches |
| US6690038B1 (en) | 1999-06-05 | 2004-02-10 | T-Ram, Inc. | Thyristor-based device over substrate surface |
| US7456439B1 (en) | 2001-03-22 | 2008-11-25 | T-Ram Semiconductor, Inc. | Vertical thyristor-based memory with trench isolation and its method of fabrication |
| US6727528B1 (en) | 2001-03-22 | 2004-04-27 | T-Ram, Inc. | Thyristor-based device including trench dielectric isolation for thyristor-body regions |
| US6804162B1 (en) | 2001-04-05 | 2004-10-12 | T-Ram, Inc. | Read-modify-write memory using read-or-write banks |
| US6583452B1 (en) | 2001-12-17 | 2003-06-24 | T-Ram, Inc. | Thyristor-based device having extended capacitive coupling |
| US6832300B2 (en) | 2002-03-20 | 2004-12-14 | Hewlett-Packard Development Company, L.P. | Methods and apparatus for control of asynchronous cache |
| US7112867B2 (en) * | 2003-12-05 | 2006-09-26 | Intel Corporation | Resistive isolation between a body and a body contact |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3401319A (en) * | 1966-03-08 | 1968-09-10 | Gen Micro Electronics Inc | Integrated latch circuit |
| BE788874A (fr) * | 1971-09-17 | 1973-01-02 | Western Electric Co | Module de circuit integre |
| US3893085A (en) * | 1973-11-28 | 1975-07-01 | Ibm | Read mostly memory cell having bipolar and FAMOS transistor |
| US4090254A (en) * | 1976-03-01 | 1978-05-16 | International Business Machines Corporation | Charge injector transistor memory |
| US4199774A (en) * | 1978-09-18 | 1980-04-22 | The Board Of Trustees Of The Leland Stanford Junior University | Monolithic semiconductor switching device |
| US4435790A (en) * | 1980-12-24 | 1984-03-06 | Fairchild Camera And Instrument Corporation | High speed, nonvolatile, electrically erasable memory cell and system |
| US4821235A (en) * | 1986-04-17 | 1989-04-11 | Fairchild Semiconductor Corporation | Translinear static memory cell with bipolar and MOS devices |
| JP2783579B2 (ja) * | 1989-03-01 | 1998-08-06 | 株式会社東芝 | 半導体装置 |
| US5060194A (en) * | 1989-03-31 | 1991-10-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a bicmos memory cell |
| JPH03203095A (ja) * | 1989-12-28 | 1991-09-04 | Texas Instr Japan Ltd | 半導体記憶装置 |
| US5202750A (en) * | 1990-04-09 | 1993-04-13 | U.S. Philips Corp. | MOS-gated thyristor |
-
1992
- 1992-09-25 TW TW081107621A patent/TW260816B/zh active
- 1992-11-23 KR KR1019920022017A patent/KR930015073A/ko active IP Right Grant
- 1992-12-09 DE DE69220465T patent/DE69220465T2/de not_active Expired - Fee Related
- 1992-12-16 JP JP4336189A patent/JP2538170B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-22 US US08/231,860 patent/US5471419A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699709B1 (ko) * | 2000-01-20 | 2007-03-27 | 루센트 테크놀러지스 인크 | 바이폴라 트랜지스터와 관련된 플래시 메모리 디바이스와 그 제조 방법 |
| KR100812079B1 (ko) * | 2006-08-22 | 2008-03-07 | 동부일렉트로닉스 주식회사 | 수직형 바이폴라 접합 트랜지스터 및 그 제조 방법, 이를갖는 씨모스 이미지 센서 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015073A (ko) | 1993-07-23 |
| US5471419A (en) | 1995-11-28 |
| TW260816B (ja) | 1995-10-21 |
| JP2538170B2 (ja) | 1996-09-25 |
| DE69220465D1 (de) | 1997-07-24 |
| DE69220465T2 (de) | 1998-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2538170B2 (ja) | 半導体装置 | |
| US5412598A (en) | Bistable four layer device, memory cell, and method for storing and retrieving binary information | |
| EP0090665B1 (en) | Semiconductor memory device | |
| US4323986A (en) | Electronic storage array having DC stable conductivity modulated storage cells | |
| US5834814A (en) | Semiconductor integrated circuit | |
| EP0547673B1 (en) | Semiconductor device comprising at least one memory cell | |
| US4089022A (en) | Electron device | |
| KR20240161235A (ko) | 트랜지스터 및 다이오드를 포함하는 회로 및 소자 | |
| US4191899A (en) | Voltage variable integrated circuit capacitor and bootstrap driver circuit | |
| US4608582A (en) | Semiconductor device having non-saturating I-V characteristics and integrated circuit structure including same | |
| EP0024883B1 (en) | Semiconductor integrated memory device | |
| US4520277A (en) | High gain thyristor switching circuit | |
| US4231108A (en) | Semiconductor integrated circuit device | |
| US3591840A (en) | Controllable space-charge-limited impedance device for integrated circuits | |
| US6441445B1 (en) | Integrated device with bipolar transistor and electronic switch in “emitter switching” configuration | |
| US5874771A (en) | Punch-through resistor | |
| US4388636A (en) | Static memory cell and memory constructed from such cells | |
| EP0547676B1 (en) | Semiconductor device with a memory cell | |
| KR940009080B1 (ko) | 선택적 액세스 가능 메모리 | |
| JPS6024591B2 (ja) | 静電誘導トランジスタ読み出し専用記憶装置 | |
| US6369640B1 (en) | Zero crossing control structure for a bidirectional switch with a stable threshold | |
| US3723837A (en) | Resistor bed structure for monolithic memory | |
| JPS5915215B2 (ja) | 誘導負荷駆動用増幅回路 | |
| JPS6151431B2 (ja) | ||
| EP0121096A2 (en) | Semiconductor contact structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S802 | Written request for registration of partial abandonment of right |
Free format text: JAPANESE INTERMEDIATE CODE: R311802 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20080306 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20090306 |
|
| EXPY | Cancellation because of completion of term |