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JPH05218232A - ジャックタイプｉｃパッケージ - Google Patents

ジャックタイプｉｃパッケージ

Info

Publication number
JPH05218232A
JPH05218232A JP4302041A JP30204192A JPH05218232A JP H05218232 A JPH05218232 A JP H05218232A JP 4302041 A JP4302041 A JP 4302041A JP 30204192 A JP30204192 A JP 30204192A JP H05218232 A JPH05218232 A JP H05218232A
Authority
JP
Japan
Prior art keywords
jack
semiconductor chip
package
jack housing
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4302041A
Other languages
English (en)
Inventor
Seung Dae Back
承大 白
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Goldstar Electron Co Ltd filed Critical Goldstar Electron Co Ltd
Publication of JPH05218232A publication Critical patent/JPH05218232A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【目的】 半導体パッケージを基板上に簡便に接続また
は分離し得るようにし、かつ、半導体パッケージの基板
上装着比率を向上させた、ジャックタイプＩＣパッケー
ジを提供する。 【構成】 複数個のボンドパッド１１１が形成された半
導体チップ１１０と、複数個の接続ピン１３０が配設さ
れたジャックハウジング１４０と、それらボンドパッド
１１１および接続ピン１３０が連結された各電導配線１
２２と前記半導体チップ１１０およびジャックハウジン
グ１４０がそれぞれ接着された接着層１２３，１２４と
を有した樹脂フィルム１２０とを備え、それら半導体チ
ップ１１０とジャックハウジング１４０と樹脂フィルム
１２０とがモールディングされたモールディング樹脂１
５０にて構成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体パッケージに関
するもので、詳しくは、高集積メモリチップパッケージ
を基板上に装着する装着比率を高め、該パッケージを基
板上に簡便に接続または分離し得るようにした、ジャッ
クタイプＩＣパッケージ（ＪＡＣＫＴＹＰＥ ＩＣ Ｐ
ＡＣＫＡＧＥ）に関するものである。
【０００２】
【従来の技術】従来、半導体パッケージにおいては、挿
入型と接続型に分類されていた。図６および図７は、そ
れぞれ従来の挿入型半導体パッケージの外形を示す斜視
図および内部構成を示す縦断面図である。また、図８
は、従来の接続型半導体パッケージの構成を示す縦断面
図である。
【０００３】図６、図７および図８を参照して、複数個
のインナリード２２およびアウトリード２３とパッド２
１とによりリードフレーム２０が形成され、該リードフ
レーム２０のパッド２１上方面に半導体チップ１０が接
着樹脂３０により接着されている。前記半導体チップ１
０の上方面両方側には、複数個の連結端子１１がそれぞ
れ対称的に配設され、それら連結端子１１に前記リード
フレーム２０の各インナリード２２がそれぞれゴールド
ワイヤ４０により連結されている。これらが金型に挿入
され、前記リードフレーム２０の各アウトリード２３が
外方側に突出されるようにプラスチック樹脂５０にてモ
ールディングされ、それらアウトリード２３が半導体パ
ッケージの形態に従いそれぞれ変形されることにより、
半導体パッケージが製造されていた。
【０００４】このように製造された従来の挿入型半導体
パッケージにおいては、図６および図７に示すように、
まず、印刷回路基板（図示されず）上にピン挿入孔（Ｐ
ＴＨ：Ｐｉｎ Ｔｈｒｏｕｇｈ Ｈｏｌｅ）が穿孔形成
され、それらピン挿入孔に該挿入型半導体パッケージの
各アウトリード２３が挿入され、ハンダ接合されてい
た。また、従来の接着型半導体パッケージにおいては、
図８に示すように、印刷回路基板上にハンダ接合用のパ
ターンが形成され、該パターンに前記接着型半導体パッ
ケージの各アウトリード２３がハンダ接合されていた。
また、該接着型半導体パッケージにおいては、各アウト
リード２３の間隔が約１．２７ｍｍの細い間隔に形成さ
れるため、前記挿入型半導体パッケージよりも容積が減
少され、印刷回路基板上の両方側に並列に配設し得るの
で、搭載密度が向上されていた。さらに、このような従
来の半導体パッケージにおいては、前記リードフレーム
２０の外方側に前記プラスチック樹脂５０が覆われモー
ルディングされているが、それらリードフレーム２０お
よびプラスチック樹脂５０の物性が異なり、たとえば、
熱膨張係数も異なるため、それらリードフレーム２０と
プラスチック樹脂５０との接合部位に微細な隙間が生じ
る場合があった。通常、このような隙間は、それらプラ
スチック樹脂５０およびリードフレームの熱膨張係数を
減らし接着力を増加させてある程度減衰することもでき
るが、前記挿入型半導体パッケージにおいてはほとんど
解決し得ず、外部の環境に従い隙間（ＧＡＰ）から湿気
が浸入する場合もあった。
【０００５】
【発明が解決しようとする課題】このような従来の半導
体パッケージにおいては、通常、プラスチック樹脂の線
膨張係数は１４〜１７×１０-6／Ｋであり、半導体チッ
プの線膨張係数は前記プラスチック樹脂の１／５程度の
３×１０-6／Ｋであるため、それらプラスチック樹脂、
半導体チップおよびリードフレームの線膨張係数の差異
により該半導体チップに亀裂が生じやすく、該半導体チ
ップがパッドから離脱されやすいという不都合な点があ
った。かつ、リードフレームのアウトリードが外方側に
突出されているので半導体製造工程において、それらア
ウトリードを切断および折り曲げる過程が必要になり、
それら切断および折り曲げ過程でプラスチック樹脂とア
ウトリード間に生ずる微細な間隙が拡大されやすくなる
という不都合な点があった。また、半導体パッケージの
両方側に対称的にリードフレームが形成され、それらリ
ードフレームのアウトリードが該半導体パッケージの外
方側に突出されているため、必要的に半導体パッケージ
の大きさが大きくなり、よって、チップの占有比率が減
少されるという不都合な点があった。
【０００６】この発明の目的は、印刷回路基板上に装着
し得る半導体パッケージの実装比率を高め、該基板上に
半導体パッケージを簡便に接続または分離し得るように
した、ジャックタイプＩＣパッケージを提供することに
ある。
【０００７】また、この発明の他の目的は、半導体パッ
ケージにおける半導体チップの占有比率を高め、該半導
体パッケージの小型化を図ることができる、ジャックタ
イプＩＣパッケージを提供することにある。
【０００８】
【課題を解決するための手段】この発明のジャックタイ
プＩＣパッケージは、複数個のボンドパッドがそれぞれ
形成された半導体チップと、複数個の基板接続用接続ピ
ンがそれぞれ配設されたジャックハウジングと、半導体
チップおよびジャックハウジング間に介在されボンドパ
ッドと各接続ピンとがそれぞれ連結された各電導配線と
半導体チップおよびジャックハウジングがそれぞれ接着
された上・下部接着樹脂層とを有してなる樹脂フィルム
とを備え、半導体チップ、樹脂フィルムおよびジャック
ハウジングがモールディングされ密封されたモールディ
ング樹脂にてなる。
【０００９】好ましくは、樹脂フィルムは、ベース層
と、該ベース層上方面に配列され半導体チップの各ボン
ドパッドと各接続ピンとをそれぞれ電気的に連結させた
複数個の電導配線と、電導配線を覆いながらベース層上
方面に積層され電導配線を絶縁させるとともにジャック
ハウジング下方面をベース層に接着させた上部接着樹脂
層と、ベース層下方面に半導体チップを接着させた下部
接着樹脂層と、下部接着樹脂層およびベース層を貫通し
て形成され電導配線の各一方側端部と半導体チップの各
ボンドパッドとをそれぞれ金属結合させる複数個の電導
バンプとを備えてもよい。
【００１０】また、好ましくは、電導バンプは、複数個
の電導バンプが半導体チップの各ボンドパッドにそれぞ
れ接合するようにアライメントされ、それら電導バンプ
を上方から下方向きに押すことによりそれら電導バンプ
の下方面と半導体チップの各ボンドパッドの上方面とが
それぞれ金属結合されるようになるとよい。
【００１１】さらに、好ましくは、接続ピンは、電導性
の金属材でなり、ジャックハウジングの底面を貫通し、
樹脂フィルム内の電導配線の一方側端部にそれぞれ溶接
されてなるとよい。
【００１２】また、好ましくは、ジャックハウジング
は、半導体パッケージの上・下方側にそれぞれ形成され
てなるか、もしくは、半導体パッケージの上方側または
下方側に形成されてなるとよい。
【００１３】
【作用】この発明によるジャックタイプＩＣパッケージ
は、印刷回路基板上所定部位に、ジャックハウジング内
の各接続ピンが挿入される端子をそれぞれ形成し、それ
ら端子に前記半導体パッケージのジャックハウジング内
の各接続ピンを簡便に接続し得るようになっている。し
たがって、従来の外方側に突出されたアウトリードの加
工過程が省かれ、該アウトリードとプラスチック樹脂間
の隙間発生の恐れもなくなり、製品の信頼性が向上され
る。
【００１４】
【実施例】以下、本発明の実施例に対し、図面を用いて
詳細に説明する。
【００１５】図１および図２は、それぞれこの発明の一
実施例によるジャックタイプＩＣパッケージの縦断面図
および内方側を示す一部横断面図である。また、図３
は、この発明の一実施例によるジャックタイプＩＣパッ
ケージの一部拡大縦断面図である。
【００１６】図１、図２および図３を参照して、このジ
ャックタイプＩＣパッケージにおいては、複数個のボン
ドパッド１１１がそれぞれ形成された半導体チップ１１
０と、複数個の基板接続用接続ピン１３０がそれぞれ配
設されたジャックハウジング１４０と、それら半導体チ
ップ１１０およびジャックハウジング１４０間に介在さ
れ前記各ボンドパッド１１１と前記各接続ピン１３０と
が連結された電導配線１２２とそれら半導体チップ１１
０およびジャックハウジング１４０がそれぞれ接着され
た接着樹脂層１２３，１２４とを有した樹脂フィルム１
２０とを備え、それら半導体チップ１１０、樹脂フィル
ム１２０およびジャックハウジング１４０がモールディ
ングされ密封されたモールディング樹脂１５０にて構成
されている。そして、前記樹脂フィルム１２０において
は、ポリイミド（Ｐｏｌｙ Ｉｍｉｄｅ）でなるベース
層１２１と、該ベース層１２１上方面に配列され前記半
導体チップ１１０の各ボンドパッド１１１と前記各接続
ピン１３０とをそれぞれ電気的に連結された複数個の電
導配線１２２と、該電導配線１２２を覆いながら前記ベ
ース層上方面に積層されそれら電導配線１２２を絶縁さ
せるとともに前記ジャックハウジング１４０下方面をそ
のベース層１２１に接着させた上部接着樹脂層１２３
と、そのベース層１２１下方面に前記半導体チップ１１
０を接着させた下部接着樹脂層１２４と、それら下部接
着樹脂層１２４およびベース層１２１を貫通して形成さ
れ、前記電導配線１２２の各一方側端部と前記半導体チ
ップ１１０の各ボンドパッド１１１とをそれぞれ金属結
合させる複数個の電導バンプ１２５とを備えている。か
つ、前記ジャックハウジング１４０においては、該ジャ
ックハウジング１４０の底面が絶縁性および耐湿性のガ
ラスまたはセラミック材にて形成され、金属電導材でな
る各接続ピン１３０がそのジャックハウジング１４０の
底面と前記樹脂フィルム１２０の上部接着樹脂層１２３
とを貫通し前記各電導配線１２２にそれぞれ溶接されて
いる。
【００１７】また、前記半導体フィルム１１０の各ボン
ドパッド１１１を前記樹脂フィルム１２０内方側の各電
導配線１２２にそれぞれ電気的に連結する場合において
は、該樹脂フィルム１２０内方側の各電導配線１２２の
一方側端部に形成された前記電導バンプ１２５を前記半
導体チップ１１０の各ボンドパッド１１１にそれぞれ接
合させ、それら電導バンプ１２５を上方から下方向きに
押すことによりそれら電導バンプ１２５下方面と半導体
チップ１１０のボンドパッド１１１上方面とが金属結合
され電気的に連結される。この場合、シンカワ（ＳＨＩ
ＮＫＡＷＡ）社製のＳＴＢ−ＦＡ−ＩＬ−２０型機械を
利用し、ＵＬＴＲＡ ＳＯＮＩＣまたはＴＨＥＲＭＯ
ＳＯＮＩＣの方法にてボンディングを行なうと、前記各
電導バンプ１２５と半導体チップの各ボンドパッド１１
１とが正確に接合され接続される。前記シンカワ社製の
ＳＴＢ−ＦＡ−ＩＬ−２０型機械のボンディングアライ
メント（ＢＯＮＤＩＮＧ ＡＬＩＧＮＭＥＮＴ）は、Ｘ
・Ｙテーブル分解能（Ｔａｂｌｅ Ｒｅｓｏｌｕｔｉｏ
ｎ）が２．５μｍ／ｓｔｅｍの極めて精密な機械であ
る。さらに、本実施例においては、半導体パッケージの
一方側面にジャックハウジング１４０を形成する場合を
示したが、該ジャックハウジング１４０を半導体パッケ
ージの両方側面に形成して使用することもできる。そし
て、該ジャックハウジング１４０内方側に複数個の接続
ピン１３０をそれぞれ突設した雄型ジャックの場合を説
明したが、それら接続ピン１３０の代わりにそれら接続
ピンに対応し複数個の挿入孔をジャックハウジング１４
０内方側に形成した雌型ジャックにて使用することもで
きる。かつ、本発明によるジャックタイプＩＣパッケー
ジのモールディングにおいては、図４に示すように、ラ
イン式のモールディング工程を採用し、多量の製品を連
続してモールディングすることができる。図中、右側の
製品はモールディング以前のものを示し、左側の製品は
モールディングの完了されたものを示す。また、モール
ディングの金型においては、図５に示すように、上方金
型２１０、下方金型２２０およびエジェクタピン（Ｅｊ
ｅｃｔｏｒＰｉｎ）２３０にてなる通常の金型を使用す
ることができる。このように構成された本発明によるジ
ャックタイプＩＣパッケージは、ジャックハウジング１
４０内の接続ピン１３０または雌型挿入孔を印刷回路基
板上の雌端子（ＦＥＭＡＬＥＪＡＣＫ）または雄端子
（ＭＡＬＥ ＪＡＣＫ）にそれぞれ接続し電気的信号の
入／出力作用を行なうことができる。そして、従来の半
導体パッケージはリードとパッドの大きさに制限が加え
られ、該パッケージにおける半導体チップの占める比率
が６５〜８０％程度であったが、本発明によるジャック
タイプＩＣパッケージにおいては、該パッケージにおけ
る半導体チップの占める比率が９０％以上に向上され
る。
【００１８】
【発明の効果】以上説明したように、本発明によるジャ
ックタイプＩＣパッケージにおいては、従来のパッケー
ジの両方側から突出されるアウトリードが排除されるた
め、それらリードを切断または折り曲げる工程が省かれ
経済的である。また、本発明によるジャックタイプＩＣ
パッケージにおいては、従来のリードとプラスチック樹
脂間に隙間の生じる恐れがないので、外部環境による製
品への影響がなくなり、製品の信頼性が向上される。さ
らに、本発明によるジャックタイプＩＣパッケージにお
いては、従来よりも半導体パッケージにおける半導体チ
ップの占有率が増大される。また、本発明によるジャッ
クタイプＩＣパッケージにおいては、従来よりも半導体
パッケージを印刷回路基板上に装着し得る比率が増大さ
れる。さらに、本発明によるジャックタイプＩＣパッケ
ージにおいては、半導体パッケージを基板に組み立てる
とき、リードの挿入またはハンダ付けをせずにジャック
相互の差込みが可能であるため、極めて簡便である。ま
た、本発明によるジャックタイプＩＣパッケージにおい
ては、半導体パッケージを印刷回路基板上に接続、分離
および取り替える作業を極めて簡便に行なうことができ
る。
【図面の簡単な説明】
【図１】本発明の一実施例によるジャックタイプＩＣパ
ッケージの縦断面図である。
【図２】本発明の一実施例によるジャックタイプＩＣパ
ッケージの内方側を示す一部横断面図である。
【図３】本発明の一実施例によるジャックタイプＩＣパ
ッケージの一部拡大縦断面図である。
【図４】本発明の一実施例によるジャックタイプＩＣパ
ッケージの、モールディング工程を示す例示図である。
【図５】本発明の一実施例によるジャックタイプＩＣパ
ッケージの、モールディング金型のモールディングキャ
ビティ断面図である。
【図６】従来の挿入型半導体パッケージの外形を示す斜
視図である。
【図７】従来の挿入型半導体パッケージの内部構成を示
す縦断面図である。
【図８】従来の接着型半導体パッケージの構成を示す縦
断面図である。
【符号の説明】
１１０ 半導体チップ １１１ ボンドパッド １２０ 樹脂フィルム １２１ ベース層 １２２ 電導配線 １２３ 上部接着樹脂層 １２４ 下部接着樹脂層 １２５ 電導バンプ １３０ 接続ピン １４０ ジャックハウジング １５０ モールディング樹脂 なお、各図中、同一符号は同一または相当部分を示す。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ジャックタイプＩＣパッケージであっ
    て、 複数個のボンドパッド（１１１）がそれぞれ形成された
    半導体チップ（１１０）と、 複数個の基板接続用接続ピン（１３０）がそれぞれ配設
    されたジャックハウジング（１４０）と、 前記半導体チップ（１１０）およびジャックハウジング
    （１４０）間に介在され、前記各ボンドパッド（１１
    １）と前記各接続ピン（１３０）とがそれぞれ連結され
    た各電導配線（１２２）と、前記半導体チップ（１１
    ０）およびジャックハウジング（１４０）がそれぞれ接
    着された上・下部接着樹脂層（１２３，１２４）とを有
    してなる樹脂フィルム（１２０）と、 を備え、 前記半導体チップ（１１０）、樹脂フィルム（１２０）
    およびジャックハウジング（１４０）がモールディング
    され密封されたモールディング樹脂（１５０）にてな
    る、ジャックタイプＩＣパッケージ。
  2. 【請求項２】 前記樹脂フィルム（１２０）は、 ベース層（１２１）と、 該ベース層（１２１）上方面に配列され、前記半導体チ
    ップ（１１０）の各ボンドパッド（１１１）と前記各接
    続ピン（１３０）とをそれぞれ電気的に連結させた複数
    個の電導配線（１２２）と、 前記電導配線（１２２）を覆いながら前記ベース層上方
    面に積層され、前記電導配線（１２２）を絶縁させると
    ともに、前記ジャックハウジング（１４０）下方面を前
    記ベース層（１２１）に接着させた上部接着樹脂層（１
    ２３）と、 前記ベース層（１２１）下方面に前記半導体チップ（１
    １０）を接着させた下部接着樹脂層（１２４）と、 前記下部接着樹脂層（１２４）およびベース層（１２
    １）を貫通して形成され、前記電導配線（１２２）の各
    一方側端部と前記半導体チップ（１１０）の各ボンドパ
    ッド（１１１）とをそれぞれ金属結合させる複数個の電
    導バンプ（１２５）と、 を備えた、請求項１記載のジャックタイプＩＣパッケー
    ジ。
  3. 【請求項３】 前記電導バンプ（１２５）は、 複数個の電導バンプ（１２５）が前記半導体チップ（１
    １０）の各ボンドパッド（１１１）にそれぞれ接合する
    ようにアライメントされ、それら電導バンプ（１２５）
    を上方から下方向きに押すことにより前記電導バンプ
    （１２５）の下方面と前記半導体チップ（１１０）の各
    ボンドパッド（１１１）の上方面とがそれぞれ金属結合
    されるようになる、請求項１または請求項２記載のジャ
    ックタイプＩＣパッケージ。
  4. 【請求項４】 前記接続ピン（１３０）は、 電導性の金属材でなり、前記ジャックハウジング（１４
    ０）の底面を貫通し、前記樹脂フィルム（１２０）内の
    前記電導配線（１２２）の一方側端部にそれぞれ溶接さ
    れてなる、請求項１記載のジャックタイプＩＣパッケー
    ジ。
  5. 【請求項５】 前記ジャックハウジング（１４０）は、 半導体パッケージの上・下方側にそれぞれ形成されてな
    る、請求項１記載のジャックタイプＩＣパッケージ。
  6. 【請求項６】 前記ジャックハウジング（１４０）は、 半導体パッケージの上方側または下方側に形成されてな
    る、請求項１記載のジャックタイプＩＣパッケージ。
JP4302041A 1991-11-14 1992-11-12 ジャックタイプｉｃパッケージ Pending JPH05218232A (ja)

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KR20242 1991-11-14
KR1019910020242A KR940005712B1 (ko) 1991-11-14 1991-11-14 잭 타입 아이씨 패키지(jack-type ic package)

Publications (1)

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JP4302041A Pending JPH05218232A (ja) 1991-11-14 1992-11-12 ジャックタイプｉｃパッケージ

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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4340266A (en) * 1978-05-22 1982-07-20 Minnesota Mining And Manufacturing Company Connector system
US4331371A (en) * 1979-03-09 1982-05-25 Japan Aviation Electronics Industry, Ltd. Electrical connector
FR2554980B1 (fr) * 1983-11-10 1986-01-17 Socapex Connecteur a force d'insertion nulle pour support rectangulaire de circuit et pince de fermeture pour un tel connecteur
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
JPS63253653A (ja) * 1987-04-10 1988-10-20 Citizen Watch Co Ltd 樹脂封止型ピングリツドアレイ及びその製造方法
US5180976A (en) * 1987-04-17 1993-01-19 Everett/Charles Contact Products, Inc. Integrated circuit carrier having built-in circuit verification
JPH0777255B2 (ja) * 1988-07-26 1995-08-16 松下電工株式会社 ピングリッドアレイおよび半導体素子塔載方法
US4936783A (en) * 1988-12-21 1990-06-26 Minnesota Mining And Manufacturing Company Electronic socket for IC quad pack
US4912547A (en) * 1989-01-30 1990-03-27 International Business Machines Corporation Tape bonded semiconductor device

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DE4237267A1 (en) 1993-05-19
DE4237267C2 (de) 2000-03-09
KR940005712B1 (ko) 1994-06-23
US5365404A (en) 1994-11-15
KR930011138A (ko) 1993-06-23
TW253984B (ja) 1995-08-11

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