JPH05216657A - デジタル信号処理のための高速プロセッサ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 デジタル信号を高速で処理できるプロセッサ
の提供 【構成】 高速プロセッサ（ＨＳＰ）はプロセッサイン
タフェース（１０６）と、出力パイプラインインタフェ
ース（１１６）と、入力パイプラインインタフェース
（１１２）と、マルチチップ浮動小数点プロセッサ（１
１０）とを具備し、浮動小数点プロセッサ（１１０）は
データレジスタファイルメモリ（２００）と、係数レジ
スタファイルメモリ（２０４）と、浮動小数点乗算器−
累算器（２０１）と、マイクロシーケンサ（２０６）
と、制御記憶ランダムアクセスメモリ（ＲＡＭ）（２０
８）とをさらに具備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、デジタル信号
処理のアプリケーションに関し、特に、高速プロセッサ
（ＨＳＰ）がプログラム可能プラットフォーム上に実現
されるような、実時間アプリケーションデジタル信号処
理（ＤＳＰ）を実行するＨＳＰモジュールに関する。

【０００２】

【従来の技術】実時間でデジタルイメージング用アルゴ
リズムを実現する手段はハードウエアに集中している。
従来の技術で見られる特定のハードウエアを利用する方
法は融通性に乏しい。パイプラインハードウエアとプロ
グラム能力とを組み合わせる他の方法は、高速処理に適
用した場合、所望のスループット能力を達成できないこ
とがある。コロラド州コロラドスプリングスのUnited T
echnologies Micro Electronics Center が製造してい
るモデル番号ＵＴ６９５３２などのアルゴリズム特定Ｄ
ＳＰデバイスは、実時間イメージングという問題の一部
を解決するものである。モデルＵＴ６９５３２のパイプ
ラインアーキテクチャは幾分かの融通性を示し、約７５
ＭＦＬＯＰＳをピークとするスループット率を達成す
る。

【０００３】本発明は、薄膜多層（ＴＦＭＬ）マルチチ
ップパッケージに取付けられた高速ガリウムヒ素（Ｇａ
Ａｓ）超大規模集積回路を利用する。本発明が提供する
アーキテクチャによれば、ＤＳＰアルゴリズムを高速で
実行することができると共に、デジタルマップ図形表示
システムの他の構成要素に対しては低速でインタフェー
スする能力が得られる。本発明は４００ＭＦＬＯＰＳの
ピーク性能を達成でき、これは従来のデバイスと比べて
著しい改善である。

【０００４】

【発明が解決しようとする課題】本発明の１つの目的
は、デジタルイメージングに関わる多様な問題点に対
し、ＨＳＰが乗算，加算及び減算の演算を含めた３２ビ
ットＩＥＥＥ規格演算を、たとえば、２００ＭＦＬＯＰ
Ｓのピークスループットで実行することができるよう
な、融通性に富む解決方法を提供することである。

【０００５】本発明の別の目的は、図形システムのハー
ドウエアにできる限り衝撃を与えずにインタフェースす
るための低速入出力ポートを伴う高速プロセッサを提供
することである。

【０００６】本発明のさらに別の目的は、低速でマイク
ロコードをデバッグする手段を構成するデバッグインタ
フェースを有する高速プロセッサを提供することであ
る。

【０００７】

【課題を解決するための手段】図１は、高速図形表示シ
ステムの主要な構成要素のブロック線図である。それら
の構成要素には表示のための手段５０と、ビデオ発生器
手段４０と、ラスターエンジン手段３０と、多角形分類
用エンジン手段１００と、多角形タイリング用エンジン
手段２０と、高速数値プロセッサ１０とが含まれてい
る。高速数値プロセッサは本発明により提供される高速
プロセッサから成り、これは、アーキテクチャの上で、
パイプラインの始めの部分に近い場所に適合し、多角形
タイリング用エンジンに頂点を供給する。多角形分類用
エンジン１００は多角形タイリング用エンジンから多角
形の頂点を受取り、それらの頂点をラスターエンジンに
正しくロードするように設計されている。ラスターエン
ジンはビデオ発生器と関連しながら、ビデオ表示手段５
０に三次元ラスター図形を描出する。

【０００８】本発明は、プロセッサインタフェースと、
出力パイプラインインタフェースと、入力パイプライン
インタフェースと、マルチチップ浮動小数点プロセッサ
とを含む高速プロセッサ（ＨＳＰ）から成る。浮動小数
点プロセッサはデータレジスタファイルメモリと、係数
レジスタファイルメモリと、浮動小数点乗算器−累算器
と、マイクロシーケンサと、制御記憶ランダムアクセス
メモリ（ＲＡＭ）とをさらに具備する。本発明が提供す
る高速プロセッサは約２００ＭＨｚのクロック速度で動
作することができ、浮動小数点プロセッサは４００ＭＦ
ＬＯＰＳのピーク性能が可能である。

【０００９】本発明の一実施例では、ＨＳＰはＴＦＭＬ
パッケージに完全に内蔵されており、全ての高速インタ
フェースはパッケージの基板上にあり、Ｃ−ＭＯＳ速度
インタフェースのみがＦＰＰパッケージの外にある。Ｆ
ＰＰは、浮動小数点乗算器−累算器（ＭＡＣＣ）と、複
数のマルチポートレジスタファイルメモリ（ＲＦＭ）
と、マイクロプログラム記憶のためのＲＡＭと、クロッ
ク発生器とから構成される５つのＧａＡｓ集積回路によ
り形成されている。

【００１０】本発明の１つの面においては、２００ＭＨ
ｚでランする５０ステップのアルゴリズムを毎秒４００
万回実行することができる。これは、約５ＭＨｚの個々
の入力データ速度及び出力データ速度に十分に整合す
る。同時に入力と出力を要求する本発明の別の面では、
１０ＭＨｚのインタフェースが提供されている。

【００１１】本発明の他の目的、特徴及び利点は、以下
の好ましい実施例の説明、特許請求の範囲及び図面を通
して当業者に明白になるであろう。図面中、同じ図中符
号は同じ素子を示す。

【００１２】

【実施例】そこで、図２に関して説明する。図２は、本
発明により提供する高速プロセッサの一実施例のブロッ
ク線図を示す。この高速プロセッサは第１のプロセッサ
インタフェース１０２と、デバックインタフェース１０
４と、第２のプロセッサインタフェース１０６と、浮動
小数点プロセッサ（ＦＰＰ）１１０と、出力パイプライ
ンインタフェース１１６と、入力パイプラインインタフ
ェース１１２と、入出力パイプラインコネクタ１１４と
を含む。プロセッサインタフェース１０６は、ＦＰＰを
ホスト環境で制御するための手段を構成する。本発明を
機上用デジタルマップに適用する場合、制御レジスタ、
マイクロコード及び関連データをデジタルマップ装置又
はその他の機上用コンピュータから実時間飛行環境の中
でロードし、更新することができる。所定のアルゴリズ
ムに関する係数は航空機のダイナミクスなどの環境のダ
イナミクスに伴って変化するので、この能力が必要にな
る。

【００１３】デバックインタフェース１０４は、ソフト
ウエアデバッグ機能を実行する手段を構成する。マイク
ロコードのデバッグに対応するために、シーケンサで区
切り点、シングルステップ及び内部メモリアクセスが提
供される。ＧａＡｓ素子は高速であるために従来のデバ
ック方法を実施することができないので、この機能性は
きわめて重要である。

【００１４】パイプラインインタフェース１１２は、高
速プロセッサにより処理される大量のデータを通過させ
るための経路を構成する。デジタルマップシステムのア
ーキテクチャは、本出願と同じ日付で「 METHOD AND AP
PARATUS FOR GENERATING ATEXTURE MAPPED PERSPECTIVE
VIEW 」の名称の下に出願される譲受人の同時係属特許
出願に記載されており、その内容は参考として本出願に
も取り入れられている。このようなアーキテクチャは高
度にパイプライン化されているため、複数のデータ点を
同一の動作によって処理することを要求する。パイプラ
インインタフェースは、制御プロセッサによる介入をで
きる限り抑えた上でデータをＦＰＰを介して伝送させ
る。質感マップに関わる出願の中で説明している通り、
本発明のいくつかの実施例において制御プロセッサを１
７５０Ａプロッセサとして実現したところ、申し分のな
い結果を得た。

【００１５】図２からわかるように、高速プロセッサ
と、図形パイプラインシステムのその他の部分との間で
は様々な制御信号、アドレス及びデータが交換されてい
る。プロセッサインタフェース１０２は、ＦＰＰ１１０
に電力を供給するための導線１２０を含む。第１のプロ
セッサインタフェース１０２を介して第２のプロセッサ
インタフェース１０６にさらに供給されるのは信号線１
２２，１２４，１２６及び１２８のＣＮＴＲＬ、ＡＤＤ
Ｒ，ＤＡＴＡ及びＩＮＴＲである。デバッグインタフェ
ース１０４は信号ＣＮＴＲ，ＡＤＤＲ，ＤＡＴＡ及びＩ
ＮＴＲを信号線１３０，１３２，１３４及び１３６を介
して第２のプロセッサインタフェース１０６に供給す
る。デバッグインタフェース１０４はイネーブル信号を
信号線１３８を介して第２のプロセッサインタフェース
１０６にさらに供給する。マルチチップ浮動小数点プロ
セッサ１１０がプロセッサインタフェース１０６から受
信する入力は、信号線１４２のＣＲＥＡＤ、信号線１４
４のＣＷＲＩＴＥ、信号線１４６を介して受信されるＣ
ＡＯＵＴ、信号線１４８を介して受信されるＣＡＩＮ、
信号線１５５を介して受信されるＣＤＩＮ、信号線１５
６のＳＣＭＮＤ及び信号線１５７を介して受信されるＳ
ＡＤＤＲである。ＦＰＰ１１０は、信号ＣＤＯＵＴを信
号線１５０を介して第２のプロセッサインタフェース１
０６へさらに出力する。また、信号ＳＩＮＴＲを信号線
１５８を介して第２プロセッサインタフェース１０６に
出力する。第２のプロセッサインタフェース１０６は導
線１６８を介して試験バス１４０と通信する。

【００１６】出力パイプラインインタフェース１１６は
信号線１７８の制御信号ＣＯＮＴＲＯＬと、信号線１８
０のアドレス信号ＡＤＤＲとを介してコネクタ１１４の
出力パイプライン部分と通信する。出力パイプラインイ
ンタフェース１１６は信号線１８２を介して出力パイプ
ラインへデータを出力する。出力パイプラインインタフ
ェース１１６は入出力線１７０により試験バス１４０に
接続されている。出力パイプラインインタフェース１１
６はＦＰＰ１１０にも接続し、信号線１７４を介して入
力ＰＡＯＵＴを供給すると共に、信号線１７６を介して
入力ＰＲＥＡＤを供給する。ＦＰＰ１１０は信号線１７
２を介してＰＤＯＵＴを出力パイプラインインタフェー
ス１１６に供給する。入力パイプラインインタフェース
１１２は信号線１８４を介して試験バス１４０と通信す
る。入力パイプラインインタフェース１１２は信号線１
６２，１６４及び１６６をそれぞれ介してＦＰＰ１１０
の入力端子ＰＤＩＮ、ＰＡＩＮ及びＰＷＲＩＴＥに信号
を供給する。入力パイプラインインタフェース１１２は
コネクタ１１４の入力パイプライン部分から信号線１８
６を介してデータを受信する。アドレスデータＡＤＤＲ
は信号線１８８を介して入力パイプラインインタフェー
ス１１２に入力され、また、制御信号ＣＮＴＲＬは信号
線１９０を介して入力パイプラインインタフェース１１
２に供給される。ＦＰＰを外部から全クロック速度で制
御できるように、デバックインタフェース１０４はＦＰ
Ｐに組み込まれている。本発明の一実施例では、ＦＰＰ
をアプリケーション特定ＧａＡｓマルチチップ集積回路
（ＡＳＩＣ）として実現する。デバックインタフェース
は約１０ＭＨｚで動作し、高速回路を制御する。パーソ
ナルコンピュータで実行可能なデバッグソフトウエアを
使用してＦＰＰファームウエアを開発し、それをデバッ
グインタフェースを介してデバッグする。さらに、非実
時間デバックＦＰＰファームウエアを可能にするため
に、ＦＰＰのソフトウエアシミュレータを使用すると有
利であろう。デバックルーチン及びデバッグすべきファ
ームウエアはアプリケーションごとに異なり、周知の方
法を使用して実現されれば良い。

【００１７】次に図３に関して説明する。図３は、本発
明が提供する浮動小数点プロセッサ１１０のさらに詳細
なブロック線図である。浮動小数点プロセッサは６つの
主要機能ブロックを含む。それらの機能ブロックは同形
のレジスタファイルメモリ（ＲＦＭ）、すなわち、デー
タＲＦＭ２００及び係数ＲＦＭ２０４と、マイクロシー
ケンサ２０６と、浮動小数点乗算器−累算器（ＭＡＣ
Ｃ）２０１と、制御記憶ＲＡＭ２０８とを含む。マイク
ロシーケンサ２０６は、プロセッサが必要とするすべて
の状態・制御回路を含んでいる。制御記憶ＲＡＭは、マ
イクロシーケンサが実行するマイクロコードを保持して
いる。ＭＡＣＣはプロセッサの算術演算を実行する浮動
小数点乗算器と浮動小数点累算器（図４を参照して以下
に説明する）を含む。ＦＰＰはＡ−ＢＵＳと呼ばれる第
１の高速インタフェース２４０及びＢ−ＢＵＳと呼ばれ
る第２の高速インタフェース２４２、並びにＲ−ＢＵＳ
と呼ばれる高速バス２５０とインタフェースする。

【００１８】本発明の一実施例では、ＲＡＭは５ポート
２５６×３２ＲＡＭから構成されている。ＲＦＭ２００
及び２０４はそれぞれ２つの高速出力線、すなわち、出
力線２２０及び２２２と、出力線２２４及び２２６とを
有する。それぞれのＲＦＭは高速入力線を１つずつ有す
る。すなわち、ＲＦＭ２００はＰＩＰＥＬＩＮＥ ＩＮ
データを受信するための高速入力線２１４を有し、ＲＦ
Ｍ２０４はＣＯＥＦＦＩＮ ＢＵＳと呼ばれる係数入力
バスから信号線を受信するための高速入力線２１８を有
する。各ＲＦＭは１つの出力端子と、Ｒ−ＢＵＳ２５０
に結合する１つの入力端子とを有する。本発明の一実施
例においては、Ａ−ＢＵＳポートは８ビットのアドレス
データを受け入れる８本のピンと、３状態出力を使用し
て３２ビットのデータを受け入れる３２本のピンと、読
取りストローブ制御信号を受け入れる１本のピンとを含
む。Ｂ−ＢＵＳポートも同様の構成である。Ｒ−ＢＵＳ
ポートは高速入力線に対応する構成であり、８ビットの
アドレス入力データを受け入れるための８本のピンと、
３２ビットのデータを受け入れるための３２本のピン
と、書込みストローブを受け入れるための１本のピンと
を含むのが好ましい。

【００１９】マイクロシーケンサ２０６はＦＰＰの制御
・決定実行論理を構成する。さらに、このシーケンサは
ＦＰＰのその他の素子に必要なアドレスを発生する。こ
のアドレス発生回路の一部は、ソフトウエアループに対
応する指標付きアドレス指定モードを含む。各アドレス
フィールド、すなわち、Ａ，Ｂ，Ｒはこの指標付きモー
ドをイネーブルするためのビットを１つ含んでいる。こ
の指標ビットは、ループに入っている間、アドレス発生
回路に対するカウントイネーブルとして作用する。ルー
プから出るとカウントはイネーブルし、新たな何らかの
アドレスがロードされる。大きさと増分はステップサイ
ズドレジスタ（アドレスフィールドごとに１つ）により
制御される。カウントに長さはカウントレジスタ、ある
いは条件コード入力により制御される。

【００２０】マイクロシーケンサ２０６はシーケンサイ
ンタフェースを介してホスト環境との間にインタフェー
スを構成する。このインタフェースは、シーケンサ状態
レジスタ及びシーケンサ制御レジスタをアクセスすると
共に、制御記憶ＲＡＭ２０８をアクセス又は変更するた
めの手段である。さらに、このインタフェースはＦＰＰ
のデバッグ機能をも実行する。このインタフェースを介
して、シーケンサをアドレスごとに、すなわち、制御記
憶ＲＡＭを通るシングルステップごとに停止させること
ができる。マイクロシーケンサは、制御記憶ＲＡＭに記
憶されているマイクロコードに基ずいて動作を実行し、
決定を下す。次に、本発明の一実施例において実現する
と有利であると思われるマイクロシーケンサ命令のリス
トを示す。

【００２１】１）レジスタをロード（ＬＯＡＤ ＲＥＧ
ＩＳＴＥＲ） ａ）カウントレジスタをロード ｂ）Ａアドレスステップレジスタをロード ｃ）Ｂアドレスステップレジスタをロード ｄ）Ｒアドレスステップレジスタをロード ｅ）スタックポインタをロード ｆ）プログラムカウンタをロード ｇ）Ａ，Ｂ又はＲオフセットレジスタをロード ｈ）Ａ及びオフセットレジスタ即値をロード

【００２２】２）〈アドレス〉をループ（ＬＯＯＰ〈Ａ
ＤＤＲＥＳＳ〉）― 指定アドレスへ飛越し且つカウン
トレジスタ（ＣＲ）を減分。ＣＲ＝０ならば、飛越しは
ない。飛越し時には、イネーブルされた全てのアドレス
カウントを増分。

【００２３】３）〈アドレス〉飛越し（ＪＵＭＰ〈ＡＤ
ＤＲＥＳＳ〉） ａ）無条件飛越し ｂ）ゼロのとき飛越 ｃ）より大きいとき飛越し ｄ）より小さいとき飛越し ｅ）オーバフロー時に飛越し｝オプション ｆ）最も広い流れのとき飛越し｝オプション

【００２４】４）〈アドレス〉呼出し（ＣＡＬＬ〈ＡＤ
ＤＲＥＳＳ〉） ５）復帰（ＲＥＴＵＲＮ） ６）継続（ＣＯＮＴＩＮＵＥ）― 次のアドレスに続
く。シーケンサループ又はロードを伴わないＭＵＬＴ、
ＡＤＤ及びＲＦＭ指令を発行しているときは、正規動作
モード。

【００２５】呼出し及び戻りの指令は、旧プログラムカ
ウンタ値及び旧レジスタ値を保持するために、セーケン
サ内部に小さなスタックを維持することを要求する。次
に、シーケンサレジスタを列挙する。

【００２６】ａ）プログラムカウンタレジスタ（１０ビ
ット） ｂ）スタックポインタレジスタ（８ビット） ｃ）ループカウントレジスタ ｄ）Ａアドレスステップレジスタ（８ビット） ｅ）Ｂアドレスステップレジスタ（８ビット） ｆ）Ｒアドレスステップレジスタ（８ビット） ｇ）シーケンサ制御レジスタ ｈ）シーケンサ状態レジスタ（読取り専用） ｉ）Ａアドレスベースレジスタ（８ビット） ｊ）Ｂアドレスベースレジスタ（８ビット） ｋ）Ｒアドレスベースレジスタ（８ビット） ｌ）Ａアドレスオフセットレジスタ（８ビット） ｍ）Ｂアドレスオフセットレジスタ（８ビット） ｎ）Ｒアドレスオフセットレジスタ（８ビット）

【００２７】図３を尚も参照しながら図４に関して説明
する。図４は、本発明の一実施例で使用するマイクロシ
ーケンサ２０６のさらに詳細なブロック線図である。マ
イクロシーケンサはシーケンサインタフェース３００
と、条件コードインタフェース３０２と、指令インタフ
ェース３０４と、シーケンサ状態機械３０６と、シーケ
ンサレジスタ３０８と、制御記憶ＲＡＭインタフェース
３１０と、アドレス発生器３１２とを含む。シーケンサ
インタフェースは、シーケンサをリセットするための指
令語ＲＳＴを信号線２６０を介して受信する。ＳＣＭＤ
は、信号線２５２を介してシーケンサインタフェース３
００に入力される４ビット指令語であるのが有利であ
る。この実施例では１２ビット語であるアドレスデータ
Ｓ ＡＤＤＲは信号線２５４を介してシーケンサインタ
フェースに入力される。シーケンサデータＳ ＤＡＴＡ
を伴う１６ビットデータバスは信号線２５６に向けられ
ている。シーケンサ命令は導線２７４を介して伝送され
るのであるが、この実施例では、それらの導線は、信号
線２７４Ａを介して搬送される６ビット命令であるＳＥ
ＱＩＮＳＴＲとラベル付けされるシーケンサ命令に分割
された２４ビットの情報を搬送することができる導線を
含んでいる。信号線２７４の残る部分は２７４Ｂとして
示されており、ＩＮＳＴＲ ＡＤＤＲとラベル付けされ
る命令アドレスを搬送する。この命令はアドレスは指令
インタフェース３０４に入力される。アドレス発生器３
１２は指令Ａ−ＡＤＤＲを信号線２６２を介して出力
し、指令Ｂ−ＡＤＤＲを信号線２６４を介して出力する
と共に、指令Ｒ−ＡＤＤＲを信号線２６６を介して出力
する。この実施例においては、Ａ−ＡＤＤＲはＲＦＭの
Ａポートへ送信される宛先アドレスを構成する９ビット
語である。Ｂ−ＡＤＤＲは、この実施例では、ＲＦＭの
Ｂポートへ送信される９ビットアドレスである。同様
に、Ｒ−ＡＤＤＲは、この実施例では、Ｒ−ＢＵＳ宛先
アドレスを表す９ビットアドレスである。

【００２８】指令インタフェース３０４は制御記憶ＲＡ
Ｍ（ＣＳＲ）２０８からシーケンサ命令と、それらの命
令に関するアドレスフィールドとを受信するように機能
する。指令インタフェースはシーケンス命令と命令アド
レスを解釈し、適切な入力を信号線３２０を介してシー
ケンサ状態機械に供給すると共に、信号線３２２を介し
てシーケンサレジスタに供給する。次に、本発明の一実
施例において指令インタフェースで使用する命令コード
及びアドレスフィールドの割当を下記表１および表２に
示す。

【００２９】〔表 １〕

【００３０】〔表 ２〕

【００３１】シーケンサインタフェース３００はホスト
環境から指令を受信して、解釈する。これは、主にセッ
トアップ又はデバッグを目的として使用される低速イン
タフェースである。シーケンサインタフェースはＦＰＰ
の高速環境の中に低速ウインドウを提供する。下記のリ
ストは本発明の一実施例で実行されるシーケンサインタ
フェース機能を示している。 ａ）内部レジスタの読取り−書込み， ｂ）制御記憶ＲＡＭに対する読取り−書込み， ｃ）アドレス時に停止， ｄ）サイクル時にステップ，及び ｅ）停止。 これらの機能は、公知の方法を使用して、制御レジスタ
ビットとシーケンサ指令との組合わせによって実現され
る。それらの指令のそれぞれについての信号実現の１例
を次の表３に示す。

【００３２】〔表 ３〕

【００３３】条件コードインタフェース３０２は浮動小
数点乗算器−累算器から条件コードを受信し、それらの
コードを状態入力としてシーケンサ状態機械に供給す
る。条件コードインタフェースで使用する条件コードの
一部を次に示す。

【００３４】 ａ）ＧＲＥＡＴＥＲ ＴＨＡＮ（より大きい）， ｂ）ＬＥＳＳ ＴＨＡＮ（より小さい）， ｃ）ＥＱＵＡＬ ＴＯ（等しい）， ｄ）ＺＥＲＯ（ゼロ）， ｅ）ＯＶＥＲＦＬＯＷ（オーバフロー）， ｆ）ＵＮＤＥＲＦＬＯＷ（アンダフロー）及び ｇ）ＮＡＮ（数でない）

【００３５】制御記憶ＲＡＭ又はＣＳＲインタフェース
３１０はＣＳＲ２０８に対するアドレス・データインタ
フェースを構成する。アドレス情報はシーケンサインタ
フェースから信号線３３０を介してＣＳＲインタフェー
スに供給されるか、又は内蔵プログラムカウンタから供
給される。プログラムカウンタ３１１はシーケンサレジ
スタ、ＣＭＤインタフェース又はシーケンサインタフェ
ース３００から事前にロードされても良い。

【００３６】アドレス発生器３１２はＲＦＭに対して内
部アドレッシングを実行する。アドレス発生器は信号線
３３２を介してシーケンサレジスタと通信すると共に、
信号線３３４を介してシーケンサ状態機械と通信してい
る。シーケンサ状態機械は、シーケンサインタフェース
と、条件コードインタフェースと、指令インタフェース
と、シーケンサレジスタと、アドレス発生器と、ＣＳＲ
インタフェースとを含めたＦＰＰの他の素子に状態制御
出力及び制御ストローブを供給する。

【００３７】次に図５に関して説明する。図５は、浮動
小数点乗算器−累算器（ＭＡＣＣ）２０１のさらに詳細
なブロック線図である。本発明の一実施例では、ＭＡＣ
ＣはＩＥＥＥ７５４−１９８５規格による浮動小数点算
術演算を実現する。ＭＡＣＣはＡ−ＤＡＴＡマルチプレ
クサ４０２と、Ｂ−ＤＡＴＡマルチプレクサ４０４と、
第３のマルチプレクサ４０６と、第４のマルチプレクサ
４０８と、第５のマルチプレクサ４１０とを含む。ＭＡ
ＣＣには、さらに、アドレス複号器ＡＤＤＲ−ＤＥＣ４
１２と、第１のレジスタファイル４１４と、第２のレジ
スタファイル４１６と、命令複号器／状態機械４１８
と、変換手段４２０と、乗算装置４２２と、累算器４２
４と、第６の出力マルチプレクサ４２６と、結果レジス
タ４２８とが含まれている。これらの素子は周知のコン
ピュータアーキテクチャ技術に従って構成配置されてお
り、浮動小数点乗算器−累算器として動作する。

【００３８】動作中、ＭＡＣＣは整数を浮動小数点に変
換すると共に、浮動小数点を整数フォーマットに戻すこ
とができる。ＭＡＣＣはこれらのフォーマットのいずれ
かによるデータを受け取り、そのデータを操作し、結果
を前記のフォーマットのいずれかにより出力するように
設計されている。累算器は乗算装置４２２から信号線４
３０を介して受信するか、または信号線４３２を介して
自身の出力を受信することができる。この構成により、
累算命令、乗算・累算命令及び乗算・加算命令を実行で
きる。

【００３９】以上、特許法に準拠すると共に、この新規
な情報を適用し且つ上記のような特殊化した素子を必要
に応じて構成し、使用するのに必要である情報を当業者
に提供するために、本発明をかなり詳細に説明した。し
かしながら、本質的に異なる機器や装置によっても本発
明を実施できることと、機器の詳細と動作手順の双方に
関して、本発明自体の範囲から逸脱せずに様々な変形を
達成可能であることを理解すべきである。

【図面の簡単な説明】

【図１】本発明の高速プロセッサを含む高速図形表示シ
ステムにおいて使用するいくつかの主要な構成要素を示
すブロック線図。

【図２】本発明により提供される高速プロセッサの一実
施例のブロック線図。

【図３】本発明の１つの面で採用する浮動小数点プロセ
ッサのブロック線図。

【図４】本発明の１つの面で採用するマイクロシーケン
サのさらに詳細なブロック線図。

【図５】本発明の１つの面で採用する浮動小数点乗算器
−累算器のさらに詳細な図。

【符号の説明】

１０２ 第１のプロセッサインタフェース １０４ デバッグインタフェース １０６ 第２のプロセッサインタフェース １１０ 浮動小数点プロセッサ（ＦＰＰ） １１２ 入力パイプラインインタフェース １１４ 入出力パイプラインコネクタ １１６ 出力パイプラインインタフェース ２００ データＲＦＭ ２０１ 浮動小数点乗算器−累算器（ＭＡＣＣ） ２０４ 係数ＲＦＭ ２０６ マイクロシーケンサ ２０８ 制御記憶ＲＡＭ ２４０ Ａ−ＢＵＳ ２４２ Ｂ−ＢＵＳ ２５０ Ｒ−ＢＵＳ

【表１】

【表２】

【表３】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・デイ・スノッドグラス アメリカ合衆国 87120 ニューメキシコ 州・アルバカーキ・グレンジ ノースウエ スト・7001 (72)発明者 デヴィッド・イー・テッズラフ アメリカ合衆国 55345 ミネソタ州・ミ ネトンカ・シーニック ハイツ ドライ ブ・5920

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力パイプライン（２１４）と、出力パ
   イプライン（２１２）とを含むデジタルプロセッサで高
   速処理を実行する装置において， （ａ）外部のデジタルシステムプロセッサとインタフェ
   ースするプロセッサインタフェース手段（１０６）と； （ｂ）（i） パイプラインデータを記憶し且つ供給する
   データレジスタ手段（２００）と，（ii）係数データを
   記憶し且つ供給する係数レジスタ手段（２０４）と，
   （iii） 数学的データ処理を実行する浮動小数点乗算器
   −累算器手段（２０１）と，（iv）浮動小数点乗算器−
   累算器手段（２０１）に結合し、浮動小数点乗算器−累
   算器手段（２０１）を制御するマイクロシーケンサ手段
   （２０６）と，（ｖ）マイクロシーケンサ手段（２０
   ６）に結合し、マイクロシーケンサ手段（２０６）を動
   作させるために使用されるマイクロコードを記憶する制
   御記憶手段（２０８）と，（vi）データレジスタ手段
   （２００），係数レジスタ手段（２０４）及び浮動小数
   点乗算器−累算器手段（２０１）に結合し、データ及び
   制御信号を伝送する通信バス手段（２４０，２４２，２
   ５０）とを含み，第１の複数のポート（１４２，１４
   ４，１４６，１４８，１５０，１５５，１５６，１５
   ７，１５８，１６０）でプロセッサインタフェース手段
   （１０６）に結合し、高速数学機能を実行する浮動小数
   点プロセッサ手段（１１０）と； （ｃ）入力パイプラインと、浮動小数点プロセッサ手段
   （１１０）との間に接続し、入力パイプラインからパイ
   プライン入力を受信する入力パイプラインインタフェー
   ス手段（２１４）と； （ｄ）浮動小数点プロセッサ手段（１１０）と出力パイ
   プラインとの間に接続し、それらの間のインタフェース
   を構成する出力パイプラインインタフェース手段（２１
   ２）とを具備する装置。
2. 【請求項２】 入力パイプライン（２１４）と、出力パ
   イプライン（２１２）とを含むデジタルプロセッサで高
   速処理を実行する方法において， （ａ）外部のデジタルシステムプロセッサとインタフェ
   ースするプロセッサインタフェース手段（１０６）を動
   作させる過程と； （ｂ）（i） パイプラインデータを記憶し且つ供給する
   データレジスタ手段（２００）と，（ii）係数データを
   記憶し且つ供給する係数レジスタ手段（２０４）と，
   （iii） 数学的データ処理を実行する浮動小数点乗算器
   −累算器手段（２０１）と，（iv）浮動小数点乗算器−
   累算器手段（２０１）に結合し、浮動小数点乗算器−累
   算器手段（２０１）を制御するマイクロシーケンサ手段
   （２０６）と，（ｖ）マイクロシーケンサ手段（２０
   ６）に結合し、マイクロシーケンサ手段（２０６）を動
   作させるために使用されるマイクロコードを記憶する制
   御記憶手段（２０８）と，（vi）データレジスタ手段
   （２００）、係数レジスタ手段（２０４）及び浮動小数
   点乗算器−累算器手段（２０１）に結合し、データ及び
   制御信号を伝送する通信バス手段（２４０，２４２，２
   ５０）とを含み，第１の複数のポート（１４２，１４
   ４，１４６，１４８，１５０，１５５，１５６，１５
   ７，１５８，１６０）でプロセッサインタフェース手段
   （１０６）に結合し、高速数学機能を実行する浮動小数
   点プロセッサ手段（１１０）を動作させる過程と； （ｃ）入力パイプラインと、浮動小数点プロセッサ手段
   （１１０）との間に接続し、入力パイプラインからパイ
   プライン入力を受信する入力パイプラインインタフェー
   ス手段（２１４）を動作させる過程と； （ｄ）浮動小数点プロセッサ手段（１１０）と、出力パ
   イプラインとの間に接続し、それらの間にインタフェー
   スを構成する出力パイプラインインタフェース手段（２
   １２）を動作させる過程とから成る方法。