JPH05210616A - コンピュータ装置 - Google Patents
コンピュータ装置Info
- Publication number
- JPH05210616A JPH05210616A JP31588091A JP31588091A JPH05210616A JP H05210616 A JPH05210616 A JP H05210616A JP 31588091 A JP31588091 A JP 31588091A JP 31588091 A JP31588091 A JP 31588091A JP H05210616 A JPH05210616 A JP H05210616A
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- Japan
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- dma
- instruction
- bus
- transfer
- ram
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- Pending
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Abstract
(57)【要約】
【目的】読み書き可能記憶装置と周辺回路との間で、Ｄ
ＭＡ方式によりデータを転送するとき、インストラクシ
ョン・フェッチのタイミングでＤＭＡ動作を行なうこと
により、命令実行をさまたげないようにする。又、本発
明により、ＣＰＵと周辺回路とのＲＡＭの競合も発生し
なくなる。 【構成】命令を記憶する読み出し専用記憶手段と、デー
タを記憶する読み書き可能な記憶手段と、中央処理装置
および入出力手段により構成され、中央処理装置が命令
を読み出すタイミング、すなわち、インストラクション
・フェッチの期間に、読み書き可能な記憶手段を周辺回
路に開放し、周辺回路は、専用のバスを介して命令実行
をさまたげることなく記憶装置をアクセスすることがで
きる。
ＭＡ方式によりデータを転送するとき、インストラクシ
ョン・フェッチのタイミングでＤＭＡ動作を行なうこと
により、命令実行をさまたげないようにする。又、本発
明により、ＣＰＵと周辺回路とのＲＡＭの競合も発生し
なくなる。 【構成】命令を記憶する読み出し専用記憶手段と、デー
タを記憶する読み書き可能な記憶手段と、中央処理装置
および入出力手段により構成され、中央処理装置が命令
を読み出すタイミング、すなわち、インストラクション
・フェッチの期間に、読み書き可能な記憶手段を周辺回
路に開放し、周辺回路は、専用のバスを介して命令実行
をさまたげることなく記憶装置をアクセスすることがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ装置に関
し、特に読み書き可能な記憶装置と周辺回路と間で、い
わゆるＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅ
ｓｓ）によってデータを転送するコンピュータ装置に関
する。
し、特に読み書き可能な記憶装置と周辺回路と間で、い
わゆるＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅ
ｓｓ）によってデータを転送するコンピュータ装置に関
する。
【０００２】
【従来の技術】従来のＤＭＡ方式による周辺回路とメモ
リー間のデータ転送を、図１を用いて簡単に説明する。
リー間のデータ転送を、図１を用いて簡単に説明する。
【０００３】図１に示す従来例は、命令を実行し演算お
よび記憶装置や周辺装置の制御を行う中央制御装置（以
下、ＣＰＵ）１０１と、命令を格納する読み出し専用記
憶装置（以下、ＲＯＭ）１０２と、データを格納する読
み書き可能な記憶装置（以下、ＲＡＭ）１０３と、ＤＭ
Ａ方式によるデータ転送を制御するＤＭＡコントローラ
１０５および、大量のデータ転送を必要とする入出力装
置１０６から構成されている。また、図中のアドレス・
バス１０７とはＣＰＵ１０１およびＤＭＡコントローラ
１０５がＲＡＭ１０３およびＲＯＭ１０２にアドレスを
送出するバスであり、データ・バスとはＲＯＭ１０２か
ら読み出された命令やＲＡＭ１０３に読み書きされるデ
ータをＣＰＵ１０１や入出力装置１０６とやりとりする
ためのバスである。ここで、ＤＭＡコントローラ１０５
は入出力装置１０６からＤＭＡ要求信号１１５を受け取
ると活性化し、アドレス・バス１０７やデータ・バス１
０８をＣＰＵ１０１から切り放しＲＡＭ１０３と入出力
装置１０６の間での高速のデータ転送を制御するコント
ローラである。
よび記憶装置や周辺装置の制御を行う中央制御装置（以
下、ＣＰＵ）１０１と、命令を格納する読み出し専用記
憶装置（以下、ＲＯＭ）１０２と、データを格納する読
み書き可能な記憶装置（以下、ＲＡＭ）１０３と、ＤＭ
Ａ方式によるデータ転送を制御するＤＭＡコントローラ
１０５および、大量のデータ転送を必要とする入出力装
置１０６から構成されている。また、図中のアドレス・
バス１０７とはＣＰＵ１０１およびＤＭＡコントローラ
１０５がＲＡＭ１０３およびＲＯＭ１０２にアドレスを
送出するバスであり、データ・バスとはＲＯＭ１０２か
ら読み出された命令やＲＡＭ１０３に読み書きされるデ
ータをＣＰＵ１０１や入出力装置１０６とやりとりする
ためのバスである。ここで、ＤＭＡコントローラ１０５
は入出力装置１０６からＤＭＡ要求信号１１５を受け取
ると活性化し、アドレス・バス１０７やデータ・バス１
０８をＣＰＵ１０１から切り放しＲＡＭ１０３と入出力
装置１０６の間での高速のデータ転送を制御するコント
ローラである。
【０００４】ＤＭＡ転送を行っていない時（以下、非Ｄ
ＭＡ転送）ＣＰＵ１０１は、ＲＯＭ１０２から命令を読
み出すインストラクション・フェッチ・サイクル（図３
の３０２）と、読み出した命令に従ってＲＡＭ１０３や
ＲＯＭ１０２をアクセスしたり演算を実行する実行サイ
クル（図３の３０３）とから成る命令サイクル（図３の
３０１）を繰り返し順次命令を実行している。この時、
ＤＭＡコントローラ１０５がバスリクエスト１０４をＣ
ＰＵ１０１に発行すると、所定のタイミングでデータ・
バス１０８がＣＰＵ１０１から解放される。これと同時
に、ＲＡＭ１０３と入出力装置１０６はＣＰＵ１０１を
介さないデータ転送（ＤＭＡ転送）を開始する。この
時、ＣＰＵ１０１はデータ・バス１０８を解放している
ので、ＤＭＡ転送中は実際には命令の実行を停止してい
る。このためＣＰＵの実質的な命令実行速度が低下す
る。
ＭＡ転送）ＣＰＵ１０１は、ＲＯＭ１０２から命令を読
み出すインストラクション・フェッチ・サイクル（図３
の３０２）と、読み出した命令に従ってＲＡＭ１０３や
ＲＯＭ１０２をアクセスしたり演算を実行する実行サイ
クル（図３の３０３）とから成る命令サイクル（図３の
３０１）を繰り返し順次命令を実行している。この時、
ＤＭＡコントローラ１０５がバスリクエスト１０４をＣ
ＰＵ１０１に発行すると、所定のタイミングでデータ・
バス１０８がＣＰＵ１０１から解放される。これと同時
に、ＲＡＭ１０３と入出力装置１０６はＣＰＵ１０１を
介さないデータ転送（ＤＭＡ転送）を開始する。この
時、ＣＰＵ１０１はデータ・バス１０８を解放している
ので、ＤＭＡ転送中は実際には命令の実行を停止してい
る。このためＣＰＵの実質的な命令実行速度が低下す
る。
【０００５】ここで、ＤＭＡによるデータ転送速度を遅
くして実質的なＣＰＵの命令実行速度を上げることもで
きるが、入出力装置がテレビジョン受像装置に文字を表
示する管面表示装置（イメージ・ディスプレイ・コント
ローラ、以下、ＩＤＣ）のように画面表示の水平同期信
号に同期してＲＡＭを読み出す必要がありかつ大量のデ
ータを転送する必要がある場合、水平同期信号より遅れ
る訳には行かないので、常時ＤＭＡ転送をしなければな
らず、ＤＭＡによるデータ転送速度を遅くしてＣＰＵの
命令実行速度を上げることもできない。
くして実質的なＣＰＵの命令実行速度を上げることもで
きるが、入出力装置がテレビジョン受像装置に文字を表
示する管面表示装置（イメージ・ディスプレイ・コント
ローラ、以下、ＩＤＣ）のように画面表示の水平同期信
号に同期してＲＡＭを読み出す必要がありかつ大量のデ
ータを転送する必要がある場合、水平同期信号より遅れ
る訳には行かないので、常時ＤＭＡ転送をしなければな
らず、ＤＭＡによるデータ転送速度を遅くしてＣＰＵの
命令実行速度を上げることもできない。
【０００６】
【発明が解決しようとする課題】従来のＤＭＡ方式によ
るデータ転送では、前述した通りＤＭＡ転送によってＣ
ＰＵの命令の実行が妨げられ実質的なＣＰＵの命令実行
速度が下がるという弊害が起きる。この時ＲＡＭとＤＭ
Ａ転送を行う周辺装置が、ＩＤＣの様に所定のタイミン
グで常に大量のデータ転送を必要とする場合には、ＣＰ
Ｕの命令実行時間の多くをＤＭＡ転送に割かれてしまい
高速処理を必要とする他の周辺装置およびＣＰＵの動作
に影響が出る。
るデータ転送では、前述した通りＤＭＡ転送によってＣ
ＰＵの命令の実行が妨げられ実質的なＣＰＵの命令実行
速度が下がるという弊害が起きる。この時ＲＡＭとＤＭ
Ａ転送を行う周辺装置が、ＩＤＣの様に所定のタイミン
グで常に大量のデータ転送を必要とする場合には、ＣＰ
Ｕの命令実行時間の多くをＤＭＡ転送に割かれてしまい
高速処理を必要とする他の周辺装置およびＣＰＵの動作
に影響が出る。
【０００７】
【課題を解決するための手段】本発明にかかるコンピュ
ータ装置は、中央処理装置と、命令を記憶する読み出し
専用記憶手段と、データを記憶する読み書き可能な記憶
手段および入出力手段から構成され、前記中央処理装置
が前記読み出し専用記憶手段から命令を読み出す期間
に、前記入出力手段と前記読み書き可能な記憶手段とを
接続することを特徴としている。
ータ装置は、中央処理装置と、命令を記憶する読み出し
専用記憶手段と、データを記憶する読み書き可能な記憶
手段および入出力手段から構成され、前記中央処理装置
が前記読み出し専用記憶手段から命令を読み出す期間
に、前記入出力手段と前記読み書き可能な記憶手段とを
接続することを特徴としている。
【０００８】
【実施例】次に、図２と図３を用いて、本発明の具体的
な実施例について説明する。ここで図２は、本発明のコ
ンピュータ装置の具体的な動作を示すブロック図、ま
た、図３は本発明にかかる基本的なバスのタイミングチ
ャートである。尚、図１と同一のブロックについては同
一の番号を付し詳しい説明を省略する。
な実施例について説明する。ここで図２は、本発明のコ
ンピュータ装置の具体的な動作を示すブロック図、ま
た、図３は本発明にかかる基本的なバスのタイミングチ
ャートである。尚、図１と同一のブロックについては同
一の番号を付し詳しい説明を省略する。
【０００９】本実施例は、従来のＤＭＡ動作を示した図
１の構成に加えて、ＤＭＡコントローラから出力される
バス・セレクト信号２０４と、このバス・セレクト信号
２０４が高レベルの時すなわちＤＭＡ転送時にＤＭＡコ
ントローラ１０５からの専用アドレス・バス２０５を、
バス・セレクト信号２０４が低レベルの時すなわち非Ｄ
ＭＡ転送時にアドレス・バス１０７からのバス２０６を
それぞれＲＡＭ１０３へのアドレス・バス２０７に接続
するマルチプレクサ（以下、ＭＵＸ）２０１と、同様に
してＤＭＡ転送時に入出力装置１０６からの専用データ
・バス２０９を、非ＤＭＡ転送時にデータ・バス１０８
からのバス２１０をＲＡＭ１０３へのデータ・バス２０
８に接続するＭＵＸ２０３と、ＤＭＡ転送時にＤＭＡコ
ントローラ１０５からのリード・ライト信号２１２を、
非ＤＭＡ転送時にＣＰＵからのリード・ライト信号２１
１をＲＡＭ１０３へのリード・ライト信号２１３に出力
するＭＵＸ２０２から構成されている。
１の構成に加えて、ＤＭＡコントローラから出力される
バス・セレクト信号２０４と、このバス・セレクト信号
２０４が高レベルの時すなわちＤＭＡ転送時にＤＭＡコ
ントローラ１０５からの専用アドレス・バス２０５を、
バス・セレクト信号２０４が低レベルの時すなわち非Ｄ
ＭＡ転送時にアドレス・バス１０７からのバス２０６を
それぞれＲＡＭ１０３へのアドレス・バス２０７に接続
するマルチプレクサ（以下、ＭＵＸ）２０１と、同様に
してＤＭＡ転送時に入出力装置１０６からの専用データ
・バス２０９を、非ＤＭＡ転送時にデータ・バス１０８
からのバス２１０をＲＡＭ１０３へのデータ・バス２０
８に接続するＭＵＸ２０３と、ＤＭＡ転送時にＤＭＡコ
ントローラ１０５からのリード・ライト信号２１２を、
非ＤＭＡ転送時にＣＰＵからのリード・ライト信号２１
１をＲＡＭ１０３へのリード・ライト信号２１３に出力
するＭＵＸ２０２から構成されている。
【００１０】ここで、１命令サイクル３０１は、インス
トラクション・フェッチ・サイクル３０２とＲＡＭ，Ｒ
ＯＭへのアクセスや演算を行う実行サイクル３０３から
成っている。ここでインストラクション・フェッチ・サ
イクル３０２の時は、データ・バス１０８はＲＯＭ１０
２しかアクセスしない。
トラクション・フェッチ・サイクル３０２とＲＡＭ，Ｒ
ＯＭへのアクセスや演算を行う実行サイクル３０３から
成っている。ここでインストラクション・フェッチ・サ
イクル３０２の時は、データ・バス１０８はＲＯＭ１０
２しかアクセスしない。
【００１１】ＤＭＡ要求信号１１７が低レベルの時（図
３の３０７）、ＤＭＡコントローラは活性化していない
のでバス・セレクト信号は低レベルになっている。した
がってＭＵＸ２０１〜２０３は、インストラクション・
フェッチ・サイクル３０２でも実行サイクル３０３の時
も、それぞれアドレス・バス１０７からのバス２０６、
ＣＰＵからのリード・ライト信号２１１そしてデータ・
バス１０８からのバス２１０を選択している。次に、入
出力装置１０６からＤＭＡ要求信号が出力されると（図
３の３０８）ＤＭＡコントローラ１０５は活性化し、イ
ンストラクション・フェッチ・サイクル３０２で高レベ
ルのバス・セレクト信号を出力する。すなわち、このイ
ンストラクション・フェッチ・サイクル３０２のタイミ
ングではＭＵＸ２０１〜２０３はそれぞれＤＭＡコント
ローラからの専用アドレス・バス２０５、ＤＭＡコント
ローラからのリード・ライト信号２１２そして入出力装
置からの専用データ・バス２０９を選択する（図３の３
０６）。これによって１命令サイクル中でＣＰＵがＲＡ
Ｍ１０３を絶対にアクセスしないタイミングすなわちイ
ンストラクション・フェッチ・サイクル３０２で、ＲＡ
Ｍ１０３と入出力装置１０６間のＤＭＡ転送が行われ
る。この時ＣＰＵ１０１はその実質的な命令実行速度を
妨げられていない。
３の３０７）、ＤＭＡコントローラは活性化していない
のでバス・セレクト信号は低レベルになっている。した
がってＭＵＸ２０１〜２０３は、インストラクション・
フェッチ・サイクル３０２でも実行サイクル３０３の時
も、それぞれアドレス・バス１０７からのバス２０６、
ＣＰＵからのリード・ライト信号２１１そしてデータ・
バス１０８からのバス２１０を選択している。次に、入
出力装置１０６からＤＭＡ要求信号が出力されると（図
３の３０８）ＤＭＡコントローラ１０５は活性化し、イ
ンストラクション・フェッチ・サイクル３０２で高レベ
ルのバス・セレクト信号を出力する。すなわち、このイ
ンストラクション・フェッチ・サイクル３０２のタイミ
ングではＭＵＸ２０１〜２０３はそれぞれＤＭＡコント
ローラからの専用アドレス・バス２０５、ＤＭＡコント
ローラからのリード・ライト信号２１２そして入出力装
置からの専用データ・バス２０９を選択する（図３の３
０６）。これによって１命令サイクル中でＣＰＵがＲＡ
Ｍ１０３を絶対にアクセスしないタイミングすなわちイ
ンストラクション・フェッチ・サイクル３０２で、ＲＡ
Ｍ１０３と入出力装置１０６間のＤＭＡ転送が行われ
る。この時ＣＰＵ１０１はその実質的な命令実行速度を
妨げられていない。
【００１２】次に図４を用いて本発明の第２の実施例を
示す。
示す。
【００１３】本実施例は、実施例１において、ＲＡＭの
代わりにデュアル・ポートＲＡＭを用いており図２にお
けるＭＵＸ２０１〜２０３が存在しない。また、基本的
な動作は図３に示すタイミングで行われる。
代わりにデュアル・ポートＲＡＭを用いており図２にお
けるＭＵＸ２０１〜２０３が存在しない。また、基本的
な動作は図３に示すタイミングで行われる。
【００１４】ここで、１命令サイクル３０１は、インス
トラクション・フェッチ・サイクル３０２とＲＡＭ，Ｒ
ＯＭへのアクセスや演算を行う実行サイクル３０３から
成っている。ここでインストラクション・フェッチ・サ
イクル３０２の時は、データ・バス１０８はＲＯＭ１０
２しかアクセスしない。
トラクション・フェッチ・サイクル３０２とＲＡＭ，Ｒ
ＯＭへのアクセスや演算を行う実行サイクル３０３から
成っている。ここでインストラクション・フェッチ・サ
イクル３０２の時は、データ・バス１０８はＲＯＭ１０
２しかアクセスしない。
【００１５】ＤＭＡ要求信号１１７が高レベルの時（図
３の３０８）すなわちＤＭＡコントローラ１０５が活性
化している時、ＤＭＡコントローラ１０５からインスト
ラクション・フェッチ・サイクル３０２で高レベルのバ
ス・セレクト信号２０４が出力された時、このタイミン
グではＣＰＵ１０１は絶対にデュアル・ポートＲＡＭ４
０１をアクセスしないのでＤＭＡコントローラ１０５か
らのリード・ライト信号２１２を受付けデュアル・ポー
トＲＡＭ４０１は、専用アドレス・バス４０２と、専用
データ・バスを介してＤＭＡコントローラと入出力装置
とアクセスし、ＤＭＡ転送を行う。非ＤＭＡ転送時はＣ
ＰＵからのリード・ライト信号を受付け、バス４０３と
バス４０５を介して通常動作を行う。以上のようにＤＭ
Ａ動作のタイミングとＣＰＵ１０１がデュアル・ポート
ＲＡＭ４０１をアクセスするタイミングは１命令サイク
ル３０１中で完全に時分割されているため、ＲＡＭの競
合は発生しなくなる。
３の３０８）すなわちＤＭＡコントローラ１０５が活性
化している時、ＤＭＡコントローラ１０５からインスト
ラクション・フェッチ・サイクル３０２で高レベルのバ
ス・セレクト信号２０４が出力された時、このタイミン
グではＣＰＵ１０１は絶対にデュアル・ポートＲＡＭ４
０１をアクセスしないのでＤＭＡコントローラ１０５か
らのリード・ライト信号２１２を受付けデュアル・ポー
トＲＡＭ４０１は、専用アドレス・バス４０２と、専用
データ・バスを介してＤＭＡコントローラと入出力装置
とアクセスし、ＤＭＡ転送を行う。非ＤＭＡ転送時はＣ
ＰＵからのリード・ライト信号を受付け、バス４０３と
バス４０５を介して通常動作を行う。以上のようにＤＭ
Ａ動作のタイミングとＣＰＵ１０１がデュアル・ポート
ＲＡＭ４０１をアクセスするタイミングは１命令サイク
ル３０１中で完全に時分割されているため、ＲＡＭの競
合は発生しなくなる。
【００１６】
【発明の効果】以上説明したように、本発明によるコン
ピュータ装置においては、命令サイクル中のインストラ
クション・フェッチのタイミングにＤＭＡ転送を行うこ
とにより、ＤＭＡ転送中にＣＰＵの命令実行時間が長く
なったり、ＲＡＭとしてデュアル・ポートＲＡＭを使用
した場合にＲＡＭの競合が起きたりすると言う問題を解
決することができ、ＣＰＵの実質的な命令実行速度を妨
げることなくＲＡＭと入出力装置間で大量のデータの転
送が可能になるという効果がある。
ピュータ装置においては、命令サイクル中のインストラ
クション・フェッチのタイミングにＤＭＡ転送を行うこ
とにより、ＤＭＡ転送中にＣＰＵの命令実行時間が長く
なったり、ＲＡＭとしてデュアル・ポートＲＡＭを使用
した場合にＲＡＭの競合が起きたりすると言う問題を解
決することができ、ＣＰＵの実質的な命令実行速度を妨
げることなくＲＡＭと入出力装置間で大量のデータの転
送が可能になるという効果がある。
【図１】従来の技術を示すブロック図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】本発明におけるタイミングチャートである。
【図４】図２においてＲＡＭをデュアル・ポートＲＡＭ
に置き換えたときのブロック図である。
に置き換えたときのブロック図である。
Claims (1)
- 【請求項１】 中央処理装置と、命令を記憶する読み出
し専用記憶手段と、データを記憶する読み書き可能な記
憶手段および入出力手段を有するコンピュータ装置にお
いて、前記中央処理装置が前記読み出し専用記憶手段か
ら命令を読み出す期間に、前記入出力手段と前記読み書
き可能な記憶手段とを接続することを特徴としたコンピ
ュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31588091A JPH05210616A (ja) | 1991-11-29 | 1991-11-29 | コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31588091A JPH05210616A (ja) | 1991-11-29 | 1991-11-29 | コンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210616A true JPH05210616A (ja) | 1993-08-20 |
Family
ID=18070715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31588091A Pending JPH05210616A (ja) | 1991-11-29 | 1991-11-29 | コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210616A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161948A (ja) * | 1992-11-18 | 1994-06-10 | Matsushita Electric Ind Co Ltd | データ転送装置 |
| US7240138B2 (en) | 2003-04-14 | 2007-07-03 | Renesas Technology Corp. | Data transfer control apparatus |
-
1991
- 1991-11-29 JP JP31588091A patent/JPH05210616A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161948A (ja) * | 1992-11-18 | 1994-06-10 | Matsushita Electric Ind Co Ltd | データ転送装置 |
| US7240138B2 (en) | 2003-04-14 | 2007-07-03 | Renesas Technology Corp. | Data transfer control apparatus |
| US7395364B2 (en) | 2003-04-14 | 2008-07-01 | Renesas Technology Corp. | Data transfer control apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000509 |