JPH05204845A

JPH05204845A - データ処理装置及びその制御方法

Info

Publication number: JPH05204845A
Application number: JP4014811A
Authority: JP
Inventors: Hiroyuki Fujiyama; 博之藤山; Hideyuki Iino; 秀之飯野; Koichi Kuroiwa; 功一黒岩; Kenji Shirasawa; 謙二白沢
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-01-30
Filing date: 1992-01-30
Publication date: 1993-08-13

Abstract

(57)【要約】【目的】本発明はデータ処理装置に関し、バースト転
送，インターリーブ転送方式を採用した場合であって
も、バスサイクル実行中の障害発生に伴うバスの正常動
作を確保して、システムの障害を極力回避し、データ処
理の高速化を図ることを目的とする。【構成】データ転送手段１２に接続された記憶手段１
１や制御手段１３を具備し、少なくとも、前記制御手段
１３がデータＤを処理するデータ処理手段13Ａと、前記
データＤやアドレスＡDDの転送制御をする転送制御手段
13Ｂから成り、前記データ処理手段13ＡはデータＤに係
るバスサイクルの最終状態における内部障害の検出を
し、前記検出に基づいてデータＤの転送継続／非継続を
決定する制御をすることを含み構成する。

Description

【発明の詳細な説明】

【０００１】〔目次〕産業上の利用分野従来の技術（図８）発明が解決しようとする課題課題を解決するための手段（図１，２）作用実施例（１）第１の実施例の説明（図３〜６）（２）第２の実施例の説明（図７）発明の効果

【０００２】

【産業上の利用分野】本発明は、データ処理装置及びそ
の制御方法に関するものであり、更に詳しく言えば、バ
ス権を獲得してメモリアクセスをするプロセッサと、そ
のメモリアクセス中に生じたエラーに対するバス制御方
法に関するものである。

【０００３】近年、データ処理システムの機能の高性能
化の要求に伴い、複数の中央演算処理装置（以下ＣＰＵ
という）を該システム内に設けたり、演算、描画処理等
を専用に実行する専用プロセッサが具備される傾向にあ
る。

【０００４】これによれば、プロセス，アーキテクチャ
の進歩により、プロセッサのバス動作の最高速度に対し
てメモリの応答速度が間に合わない場合や、汎用データ
処理装置では高速メモリがコスト的に使用できない場合
がある。また、ＣＰＵや専用プロセッサがいずれもバス
マスタとなり得る。

【０００５】このため、メモリ自身で高速化モードを利
用するバースト転送方式や、データ処理システムで工夫
するインターリーブ転送方式が採られる。しかし、バー
スト転送，インターリーブ転送方式を採る汎用データ処
理装置において、ハンドシェーク方法が採用されていな
い。このことで、バスマスタとなったプロセッサが内部
エラー等でバス動作が不能になった場合に、バス転送の
中断によって、当該システムにおいて障害を起こす恐れ
がある。

【０００６】そこで、バースト転送，インターリーブ転
送方式を採用した場合であっても、バスサイクル実行中
の障害発生に伴うバスの正常動作を確保して、システム
の障害を極力回避し、データ処理の高速化を図ることが
できる装置及びその方法が望まれている。

【０００７】

【従来の技術】図８（ａ）〜（ｃ）は、従来例に係るデ
ータ処理装置の説明図であり、図８（ａ）は、その構成
図を示している。

【０００８】例えば、バス権を獲得してメモリアクセス
をするデータ処理装置は、図８（ａ）において、データ
バス３及びアドレスバス４に接続されたメモリ１，プロ
セッサ２から成る。

【０００９】当該装置の機能は、バスマスタとなるプロ
セッサ２がメモリ１に対してメモリアクセスを行う場合
に、該プロセッサ２がアドレスバス４を介してアドレス
ＡDDを発行し、該当したメモリ１との間において、デー
タバス３を介してデータＤの授受を行う。

【００１０】例えば、図８（ｂ）の動作タイムチャート
に示すようなアドレスＡDD＝ａ０，ａ１，ａ２，ａ２に
対してデータＤ＝ｄ０，ｄ１，ｄ２，ｄ３が該メモリ１
に書き込まれる。なお、通常２クロック動作（Ｔ１，Ｔ
２）のメモリでは、４つのデータＤ＝ｄ０，ｄ１，ｄ
２，ｄ３をアクセスするのに８クロックを要する。

【００１１】ところで、バスマスタとなったプロセッサ
２に内部エラー等が生じ、そのバス動作が不能になった
場合に、メモリ１や他のシステムへの影響を最小に抑え
るために、ハンドシェーク方法が採用される。

【００１２】このハンドシェーク方法は、プロセッサ２
側でデータの有効期間を示すデータストローブ信号（以
下単にＤＳ＃信号という）を出力し、メモリ１側でデー
タ授受の完了を示すデータコンプリート信号（以下単に
ＤＣ＃信号という）を出力し、その両ＤＳ＃，ＤＣ＃信
号の有効性を判断し、当該装置の誤動作を防止するもの
である。

【００１３】例えば、プロセッサ２からメモリ１へのデ
ータライト制御状態を示す図８（ｃ）の動作タイムチャ
ートにおいて、ハンドシェーク方法によりデータバス３
の転送制御をする場合、プロセッサ２がアドレスＡDDを
発行した後、そのデータＤの発行と共にＤＳ＃信号をア
サート（有効＝「Ｌ」（ロー）レベル）する。

【００１４】次に、アドレスＡDDにより指定されたメモ
リ１は、ＤＳ＃信号のアサートを受け付けると、その
データＤの取り込み、ＤＣ＃信号をアサートしてデー
タ取り込みの完了をプロセッサ２に通知する。その後、
プロセッサ２はＤＣ＃信号のアサートを検出して、Ｄ
Ｓ＃信号をネゲート（無効）にし、そのバス動作を終
了する。

【００１５】さらに、メモリ１はＤＳ＃信号のネゲート
を検出して、ＤＣ＃信号をネゲートにし、そのバス
動作を終了する。なお、データバスの転送制御では、こ
のようなハンドシェークが守られることが原則であり、
これを違反するとデータ処理の誤動作の原因となる。

【００１６】

【発明が解決しようとする課題】ところで、従来例の高
性能データ処理装置によれば、プロセス，アーキテクチ
ャの進歩により、プロセッサ２のバス動作の最高速度に
対してメモリ１の応答速度が間に合わない場合や、汎用
データ処理装置では高速メモリがコスト的に使用できな
い場合がある。

【００１７】このため、メモリ１自身で高速化モードを
利用するバースト転送方式や、データ処理システムで工
夫するインターリーブ転送方式が採られる。しかし、バ
ースト転送，インターリーブ転送方式を採る汎用データ
処理装置において、ＤＳ＃信号とＤＣ＃信号とのハンド
シェーク方法が採用されていない。このことで、バス転
送の中断によって、当該システムにおいてデータＤの誤
書込みや誤った演算等の障害を起こすことがある。

【００１８】例えば、メモリ１にＤＲＡＭ（ダイナミッ
クアクセスＲＡＭ）を使用し、連続アクセス可能なニブ
ルモードを利用するバースト転送方式において、演算処
理機能をもつプロセッサ２により演算された演算結果デ
ータがニブルモードによりバースト転送され、それをメ
モリ１に書き込む場合であって、２個のデータＤ＝ｄ
０，ｄ１を転送した時点で、演算結果にエラーが発生し
たと仮定すると、その３つ目からのデータＤ＝ｄ２，ｄ
３の書込みが不可能となる。

【００１９】これにより、プロセッサ２は動作を停止
し、ＣＰＵ（中央演算処理装置）等にバス権を委譲し、
該ＣＰＵによりエラー処理が開始される。なお、一度ニ
ブルモードを開始したメモリ１はプロセッサ２やＣＰＵ
からのアクセスに無関係にデータＤの取り込み、残りの
ＤＣ＃信号をアサートしている。

【００２０】従って、メモリ１に書かれるデータＤはそ
の内容が保証されず、無駄なデータ処理時間を費やすこ
ととなったり、バスの正常動作を確保することが困難と
なるという問題がある。

【００２１】また、単純にエラー処理をバースト転送の
終了まで見ない（行わない）ようにする方法も考えられ
るが、実際には、バーストモードを示す外部Ｂurst＃信
号がアサートされない限り、エラー処理を行わなければ
ならないという問題がある。

【００２２】これは、例えば、１個目のデータＤを受け
取るときに内部エラーが起きた場合に、外部Ｂurst＃信
号がアサートされていないため、そのデータ転送をクロ
ック周期Ｔ１，Ｔ２のステートで終了してしまい、クロ
ック周期Ｔ３〜Ｔ５ステートではエラー処理を実行して
しまうためである。

【００２３】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、バースト転送，インターリーブ転
送方式を採用した場合であっても、バスサイクル実行中
の障害発生に伴うバスの正常動作を確保して、システム
の障害を極力回避し、データ処理の高速化を図ることが
可能となるデータ処理装置及びその制御方法の提供を目
的とする。

【００２４】

【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明に係るデータ処理装置の原理図であり、図２
（ａ），（ｂ）は、本発明に係るデータ処理装置の制御
方法の原理図をそれぞれ示している。

【００２５】本発明のデータ処理装置は図１（ａ）に示
すように、データ転送手段１２に接続された記憶手段１
１や制御手段１３を具備し、少なくとも、前記制御手段
１３が図１（ｂ）に示すように、データＤを処理するデ
ータ処理手段13Ａと、前記データＤやアドレスＡDDの転
送制御をする転送制御手段13Ｂから成り、前記データ処
理手段13ＡはデータＤに係るバスサイクルの最終状態に
おける内部障害の検出をし、前記検出に基づいてデータ
Ｄの転送継続／非継続を決定する制御をすることを特徴
とする。

【００２６】また、本発明のデータ処理装置の制御方法
は図２（ａ）に示すように、データＤやアドレスＡDDの
転送制御をする方法であって、メモリアクセス動作を指
定するバーストモード信号ＢURST＃やインターリーブモ
ード信号ＩNTER＃と、前記メモリアクセス動作における
内部データ処理状態とに基づいてデータＤやアドレスＡ
DDの転送制御をすることを特徴とする。

【００２７】なお、前記データ処理装置の制御方法にお
いて、前記データＤやアドレスＡDDの転送制御は、図２
（ｂ）に示すように、データＤに係るバスサイクルの最
終状態における内部障害の検出をし、前記検出に基づい
てデータＤの転送継続／非継続を決定することを特徴と
する。

【００２８】また、前記データ処理装置の制御方法にお
いて、前記データＤの転送継続／非継続は、バーストモ
ード信号ＢURST＃又はインターリーブモード信号ＩNTER
＃と、前記バスサイクルの連続動作を指示する内部バス
要求信号IREQ＃と、前記バスサイクルの動作停止を指示
する内部エラー検出信号IERR＃と、前記データＤの転送
完了を指示する第２の制御信号ＤＣ＃とに基づいて決定
することを特徴とする。

【００２９】さらに、前記データ処理装置の制御方法に
おいて、前記内部エラー検出信号IERR＃は、内部障害発
生前に出力した最終のアドレスＡDDに対するデータＤの
転送完了を指示する第２の制御信号ＤＣ＃が有効なとき
のみを有効とすることを特徴とし、上記目的を達成す
る。

【００３０】

【作用】本発明のデータ処理装置によれば、図１
（ａ）に示すように、データ転送手段１２に接続した記
憶手段１１や制御手段１３が具備され、バーストモード
信号ＢURST＃やインターリーブモード信号ＩNTER＃に基
づいて制御手段１３によりデータＤやアドレスＡDDが転
送制御される。

【００３１】例えば、図１（ｂ）に示すように、制御手
段１３のデータ処理手段13ＡによりデータＤに係るアド
レスＡDDが発行されると、該データＤやアドレスＡDDが
転送制御手段13Ｂにより転送制御される。この際に、転
送制御手段13Ｂではデータ処理手段13Ａの内部状態に基
づいてデータＤやアドレスＡDDが転送制御される。

【００３２】このため、記憶手段１１自身で高速化モー
ドを利用するバースト転送方式や、データ処理システム
で工夫するインターリーブ転送方式が採られた場合であ
っても、図１（ａ）に示すようにデータ転送手段１２と
は別に記憶手段１１と制御手段１３との間に接続された
制御線ＬにデータＤの有効期間を指示する第１の制御信
号ＤＳ＃やデータＤの転送完了を指示する第２の制御信
号ＤＣ＃が転送され、第１，第２の制御信号ＤＳ＃，Ｄ
Ｃ＃信号の有効性を確認してデータＤの転送制御をする
ハンドシェーク方法を採用することが可能となる。

【００３３】これにより、バースト転送，インターリー
ブ転送方式を採用した場合であっても、バスサイクル実
行中の障害発生に伴うバスの正常動作が確保され、シス
テムの障害が極力回避され、データ処理の高速化を図る
ことが可能となる。

【００３４】さらに、本発明のデータ処理装置の制御方
法によれば、図２（ａ）に示すように、バーストモード
信号ＢURST＃やインターリーブモード信号ＩNTER＃と、
メモリアクセス動作中における内部データ処理状態とに
基づいてデータＤやアドレスＡDDが転送制御される。

【００３５】例えば、バースト転送方式において、演算
処理機能をもつ制御手段１３により演算された演算結果
データをニブルモードによりバースト転送し、それを記
憶手段１１に書き込む場合であって、２個のデータＤ＝
ｄ０，ｄ１を転送した時点で、演算結果にエラーが発生
（内部障害発生）したと仮定すると、従来例に対してそ
の３つ目からのデータＤ＝ｄ２，ｄ３の書込みも継続し
て続行される。

【００３６】すなわち、図２（ｂ）に示すように、デー
タＤに係るバスサイクルの最終状態における内部障害が
検出され、該検出に基づいてデータＤの転送継続／非継
続が決定される。この際に、内部障害発生前に出力した
アドレスＡDDに対する第２の制御信号ＤＣ＃が有効なと
きのみの内部エラー検出信号IERR＃が有効とされ、バー
ストモード信号ＢURST＃，内部バス要求信号IREQ＃，内
部エラー検出信号IERR＃及び第２の制御信号ＤＣ＃の論
理処理に基づいてデータＤの転送継続／非継続が決定さ
れる。

【００３７】このため、バースト転送モードのデータ転
送中に内部に障害が発生した場合であっても、その障害
が転送制御手段13Ｂに記録され、記憶手段１１に対して
必要なハンドシェークが終了するまで、バスサイクルが
継続され、それが終了してからバス動作を停止させるこ
とが可能となる。

【００３８】これにより、従来例のようにデータ転送途
中において、当該制御手段１３の動作の停止が強いられ
ることなく、現在転送中のデータＤの書込み処理を完了
させることが可能となる。このことで、バス転送の中断
がバスサイクルの最終状態となるため、当該システムに
おいてデータＤの誤書込みやそれを用いた誤った演算等
の障害を極力抑制することが可能となる。

【００３９】なお、内部エラー処理は、他の制御手段等
にバス権が委譲され、該制御手段により当該データＤの
書込み完了後にエラー処理が開始される。従って、従来
例のように他の制御手段等の動作中に、不法な第２の制
御信号ＤＣ＃が返されることが無く、バスの正常動作を
確保することが可能となる。

【００４０】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図３〜７は、本発明の各実施例に係る
データ処理装置及びその制御方法を説明する図をそれぞ
れ示している。

【００４１】（１）第１の実施例の説明図３（ａ），（ｂ）は、本発明の第１の実施例に係るデ
ータ処理装置（バーストモード）の説明図であり、図４
は、そのステート発生部の主要部の内部構成図であり、
図５はその動作タイムチャートをそれぞれ示している。

【００４２】例えば、バス権を獲得してメモリアクセス
をするバースト転送方式を導入したデータ処理装置は、
図３（ａ）において、データバス２３及びアドレスバス
２４に接続されたメモリ２１，プロセッサ２２から成
る。

【００４３】すなわち、データバス２３及びアドレスバ
ス２４はデータ転送手段１２の一実施例であり、データ
バス２３は演算結果データやその他のデータＤを転送す
るものである。アドレスバス２４は、そのデータＤに係
るアドレスＡDDを転送するものである。

【００４４】メモリ２１は記憶手段１１の一実施例であ
り、演算結果データやその他のデータＤを記憶し、それ
を書込み／読み出すものである。例えば、メモリ２１に
はＤＲＡＭを使用する。

【００４５】プロセッサ２２は制御手段１３の一実施例
であり、データ処理の他に、従来例と異なり、バースト
モード信号ＢURST＃（以下単にＢURST＃信号という）に
基づいてデータＤやアドレスＡDDの転送制御をすること
を特徴とする。なお、プロセッサ２２の内部の構成につ
いては、図３（ｂ）において詳述する。

【００４６】また、メモリ２１とプロセッサ２２との間
にデータバス２３及びアドレスバス２４とは別に制御線
Ｌが接続され、該制御線ＬにデータＤの有効期間を指示
する第１の制御信号ＤＳ＃の一例となるデータストロー
ブ信号（以下単にＤＳ＃信号という）やデータＤの転送
完了を指示する第２の制御信号ＤＣ＃の一例となるデー
タコンプリート信号（以下単にＤＣ＃信号という）が転
送される。

【００４７】図３（ｂ）は、プロセッサ２２の内部構成
例を示しており、図３（ｂ）において、プロセッサ２２
はＣＰＵ（中央演算処理装置）22Ａ，内部制御部22Ｂ，
外部制御部22Ｃ及びステート発生部22Ｄから成る。

【００４８】すなわち、ＣＰＵ22Ａはデータ処理手段13
Ａの一実施例であり、データＤの演算処理をしたり、ア
ドレスＡDDを発行するものである。なお、ＣＰＵ22Ａは
内部制御部22Ｂから複数の内部制御信号ＳＩ（以下単に
ＳＩ信号という）を受けて、内部エラー検出信号IERR＃
（以下単にIERR＃信号という），内部バス要求信号IREQ
＃（以下単にIREQ＃信号という）やスタート指示信号 S
TART＃（以下単に START＃信号という）をステート発生
部22Ｄに出力する。

【００４９】また、ＳＩ信号はＣＰＵ22Ａを制御する内
部制御信号である。IERR＃信号はバスサイクルの動作停
止を指示する信号であり、ＣＰＵ22Ａの内部でエラーが
発生したことを示す信号である。IREQ＃信号はバスサイ
クルの連続動作を指示する信号であり、ＣＰＵ22Ａがバ
スサイクルを要求する期間を示す信号である。 START＃
信号は、バスサイクルのスタートを指示する信号であ
る。

【００５０】内部制御部22Ｂ，外部制御部22Ｃ及びステ
ート発生部22Ｄは転送制御手段13Ｂの一実施例を構成す
るものであり、データＤやアドレスＡDDの転送制御をす
るものである。例えば、内部制御部22Ｂはステート発生
部22Ｄから出力されるクロック周期Ｔ１〜Ｔ５のステー
トを表す複数の信号ＳＴ（以下単にＳＴ信号という）に
基づいてＣＰＵ22ＡにＳＩ信号を出力する。

【００５１】また、外部制御部22Ｃは同様に出力された
ＳＴ信号に基づいてメモリ２１にＤＳ＃信号，バススタ
ート信号ＢＳ＃（以下単にＢＳ＃信号という）及び外部
メモリにニブルモードによるバースト転送を許可するブ
ロック信号ＢＬ＃（以下単にＢＬ＃信号という）を出力
するものである。例えば、ＤＳ＃信号はＣＰＵ22Ａから
転送されたデータＤが有効であることを示す信号であ
り、図５の動作タイムチャートにおいて、クロック周期
Ｔ２〜Ｔ５においてアサート（有効）する信号である。

【００５２】ＢＳ＃信号はＣＰＵ22Ａがバスサイクルを
開始することを示す信号であり、図５において、クロッ
ク周期Ｔ１においてアサート（有効）する信号である。
ＢＬ＃信号はＣＰＵ22Ａがバースト転送を行うことが可
能なことを示す信号であり、図５において、同様にクロ
ック周期Ｔ１においてアサート（有効）する信号であ
る。

【００５３】また、第１の実施例ではステート発生部22
Ｄが外部から設定されるＢURST＃信号や、ＣＰＵ22Ａか
ら出力されるIERR＃信号，IREQ＃信号及び START＃信号
と、メモリ２１から出力されるＤＣ＃信号とに基づいて
内部制御部22Ｂ及び外部制御部22ＣにＳＴ信号を出力す
るものである。なお、ステート発生部22Ｄの主要部の内
部構成例を図４に示している。

【００５４】図４は本発明の第１の実施例に係るステー
ト発生部22Ｄの主要部の内部構成図であり、同図は、Ｂ
URST＃信号又はＩNTER＃信号を検出するステートとなる
クロック周期Ｔ２のステート発生部を構成図を示してい
る。

【００５５】図４において、ステート発生部22Ｄのクロ
ック周期Ｔ２に係るステート回路は、データラッチ部22
1 及び条件判断部222 から成る。データラッチ部221 は
二入力論理和回路ＯＲ及びラッチ回路Ｌach から成り、
クロック周期Ｔ１に係るステート回路から出力された状
態遷移信号「０」又は「１」と、基準クロックＣLK及
び内部帰還信号ＳＦ＃（以下単にＳＦ＃信号という）
に基づいて当該クロック周期Ｔ２に係るＳＴ信号を内部
制御部22Ｂ及び外部制御部22Ｃに出力するものである。

【００５６】条件判断部222 は二入力論理回路Ａ１，四
入力論理回路Ａ２，Ａ５，五入力論理回路Ａ３，Ａ４か
ら成る。二入力論理回路Ａ１はラッチ回路Ｌach から出
力された当該クロック周期Ｔ２に係るＳＴ信号やメモリ
２１から出力されたＤＣ＃信号とに基づいてＳＦ＃信号
を二入力論理和回路ＯＲに帰還するものである。例え
ば、クロック周期Ｔ１に係るステート回路から出力され
た状態遷移信号「１」であって、ＤＣ＃信号＝「１」の
ときに、ＤＣ＃信号がアサートされないため、ＳＦ＃信
号が帰還する。

【００５７】四入力論理回路Ａ２は当該クロック周期Ｔ
２に係るＳＴ信号と、ＤＣ＃信号の反転信号と、ＢURST
＃信号の反転信号と、IREQ＃信号の反転信号とに基づい
て次段クロック周期Ｔ３に係るステート回路に状態遷移
信号「０」又は「１」を出力するものである。

【００５８】五入力論理回路Ａ３は当該クロック周期Ｔ
２に係るＳＴ信号と、ＤＣ＃信号の反転信号と、ＢURST
＃信号の非反転信号と、IREQ＃信号の反転信号と、IERR
＃信号の非反転信号に基づいて前段クロック周期Ｔ１に
係るステート回路に、状態遷移信号「０」又は「１」
を出力するものである。

【００５９】五入力論理回路Ａ４は当該クロック周期Ｔ
２に係るＳＴ信号と、ＤＣ＃信号の反転信号と、ＢURST
＃信号の非反転信号と、IREQ＃信号の反転信号と、IERR
＃信号の反転信号とに基づいてクロック周期ＴＩに係る
ステート回路（アイドリング状態）に、状態遷移信号
「０」又は「１」を出力するものである。

【００６０】四入力論理回路Ａ５は当該クロック周期Ｔ
２に係るＳＴ信号と、ＤＣ＃信号の反転信号と、ＢURST
＃信号の反転信号と、IREQ＃信号の非反転信号と、IERR
＃信号の非反転信号とに基づいてクロック周期ＴＩに係
るステート回路に、状態遷移信号「０」又は「１」を
出力するものである。

【００６１】このようにして、本発明の第１の実施例に
係るデータ処理装置によれば、図１（ａ）に示すよう
に、データバス２３及びアドレスバス２４に接続された
メモリ２１，プロセッサ２２が具備され、ＢURST＃信号
に基づいて該プロセッサ２２によりデータＤやアドレス
ＡDDが転送制御される。

【００６２】例えば、図３（ｂ）に示すように、プロセ
ッサ２２のＣＰＵ22ＡによりデータＤに係るアドレスＡ
DD＝ａ０が発行されると、該データＤやアドレスＡDDが
内部制御部22Ｂ，外部制御部22Ｃ及びステート発生部22
Ｄにより転送制御される。この際に、ステート発生部22
ＤではＣＰＵ22Ａの内部状態に基づいてデータＤ＝ｄ
０，ｄ１，ｄ２，ｄ３やアドレスＡDDが転送制御され
る。

【００６３】このため、メモリ２１自身で高速化モード
を利用するバースト転送方式が採られた場合であって
も、図３（ａ）に示すようにデータバス２３やアドレス
バス２４とは別にメモリ２１とプロセッサ２２との間に
接続された制御線Ｌを介して、ＤＳ＃信号やＤＣ＃信号
が転送される。この際に、クロック周期Ｔ２に係るステ
ート発生部の条件判断部222 の四入力論理回路（ＮAND
）により、ＢURST＃信号をアサートした場合にも、IER
R＃信号を見ないようにしている。

【００６４】このことで、該ＤＳ＃，ＤＣ＃信号の有効
性を確認しながらデータＤの転送制御をするハンドシェ
ーク方法を採用することが可能となる。これにより、バ
ースト転送方式を採用した場合であっても、バスサイク
ル実行中の障害発生に伴うバスの正常動作が確保され、
システムの障害が極力回避され、データ処理の高速化を
図ることが可能となる。

【００６５】なお、メモリ２１にＤＲＡＭを使用し、ニ
ブルモードを採用すると、１回のアドレスＡDDで連続す
る４つのデータＤを読み出すことができ、通常２クロッ
ク動作のＤＲＡＭにおいて、４つのデータＤをアクセス
するのに８クロックを要するのに対して、バースト転送
（連続転送）では５クロックで済む。

【００６６】次に、本発明の第１の実施例に係るデータ
処理装置の制御方法について、当該装置の動作を補足し
ながら説明をする。図６は、本発明の第１の実施例に係
るデータ処理装置のステート遷移図を示している。例え
ば、外部のメモリ２１がニブルモード対応で、ＢＬ＃信
号の要求に対してバースト転送を許可するＢURST＃信号
に基づいてデータＤやアドレスＡDDの転送制御をする場
合、図６において、まず、クロック周期ＴＩで当該シス
テムがバスサイクル以外のアイドル状態となっている。
これは、例えば、その他のＣＰＵにより当該装置がリセ
ットされた場合、そのリセット後の状態や、バスサイク
ル終了後の状態に該当する。

【００６７】次に、ＣＰＵ22Ａからステート発生部22Ｄ
に START＃信号＝「０」が出力されると、第１クロック
周期Ｔ１に移行し、バス開始状態となる。その後、第２
クロック周期Ｔ２では、外部のメモリ２１のＤＳ＃信号
をアサート（有効）し、データＤの転送を行う。この際
に、第２クロック周期Ｔ２のステート回路からクロック
周期ＴＩ，Ｔ１，Ｔ３のステート回路のいずれかに状態
遷移信号「１」又は「０」を遷移する。なお、表１は図
４に示したステート発生部の条件，すなわち、ＢURST＃
信号に係わり、ＤＣ＃信号がアサートされた場合のIERR
＃信号＝「０」又は「１」やIREQ＃信号＝「０」又は
「１」の条件による状態遷移先を示している。また、Ｄ
Ｃ＃信号がアサートされない場合（ｅｌｓｅ）には、状
態遷移しない。

【００６８】

【表１】

【００６９】ここで、第２のクロック周期Ｔ２のステー
ト回路では、クロック周期Ｔ１に係るステート回路から
出力された状態遷移信号「０」又は「１」と、基準ク
ロックＣLK及びＳＦ＃信号＝ＤＣ＃信号＝「１」に基
づいて当該クロック周期Ｔ２に係るＳＴ信号が内部制御
部22Ｂ及び外部制御部22Ｃに出力される（図４参照）。

【００７０】また、図２（ｂ）のように、ニブルモード
を利用したバースト転送では、第１クロック周期Ｔ１で
アドレスａ０を出力すると、プロセッサ側の状態に無関
係データＤを４回メモリに取り込み、該プロセッサ２２
に対してＤＣ＃信号を４回アサートする。また、プロセ
ッサ２２はエラーが発生していても、４回目のＤＣ＃信
号を受け取り、第５クロック周期Ｔ５まで処理を続行す
る。

【００７１】なお、表１において、従来例に比べて本発
明の実施例ではバーストモード条件が導入されたことに
より、メモリ２１がバースト転送を行っている途中に内
部エラーが生じても、データＤの転送を終了するまで
は、内部エラーが見えない。

【００７２】次いで、第３クロック周期Ｔ３では、バー
スト転送の状態が継続され、データＤがＣＰＵ22Ａから
メモリ２１に転送される。この際に、ＤＣ＃信号＝
「０」がアサートされた場合に、第４クロック周期Ｔ４
に状態遷移し、ＤＣ＃信号＝「０」がアサートされない
場合（ＤＣ＃信号＝「１」）には、第４クロック周期Ｔ
４に状態遷移しない。

【００７３】さらに、第４クロック周期Ｔ４では、バー
スト転送の状態が継続され、データＤが転送される。こ
の際に、ＤＣ＃信号＝「０」がアサートされた場合に、
第５クロック周期Ｔ５に状態遷移し、ＤＣ＃信号＝
「０」がアサートされない場合（ＤＣ＃信号＝「１」）
には、第５クロック周期Ｔ５に状態遷移しない。なお、
第３，第４クロック周期Ｔ３，Ｔ４では共に、内部エラ
ーに係るIERR＃信号の判断を行わない。

【００７４】その後、第５クロック周期Ｔ５では、バー
スト転送の最終状態に到達し、外部のメモリ２１のＤＣ
＃信号をアサート（有効）し、データＤの転送の継続／
非継続を決定する。この際に、データＤの転送継続／非
継続はIERR＃信号＝「０」又はバスサイクルの連続動作
を指示するIREQ＃信号＝「１」とに基づいて決定する。
なお、表２に第５クロック周期Ｔ５における遷移条件を
示している。

【００７５】

【表２】

【００７６】例えば、表２において、IERR＃信号＝
「０」であって、IREQ＃信号が不定の場合には、内部エ
ラーが発生したことから、バスサイクルを停止してクロ
ック周期ＴＩに移行してアイドリング状態とする。

【００７７】このようにして、本発明の第１の実施例に
係るデータ処理装置の制御方法によれば、図６のステー
ト遷移図に示すように、外部から設定されたＢURST＃信
号、メモリアクセス動作中における内部データ処理状態
とに基づいてデータＤやアドレスＡDDが転送制御されて
いる。

【００７８】例えば、バースト転送方式において、演算
処理機能をもつプロセッサ２２により演算された演算結
果データをニブルモードによりバースト転送し、それを
メモリ２１に書き込む場合であって、２個のデータＤ＝
ｄ０，ｄ１を転送した第３クロック周期Ｔ３で、演算結
果にエラーが発生（内部障害発生）したと仮定すると、
従来例に対してその３つ目からのデータＤ＝ｄ２，ｄ３
の書込みも継続される。

【００７９】すなわち、第４クロック周期Ｔ４で先の第
３クロック周期Ｔ３で発生した内部エラーは、当該デー
タＤに係るバスサイクルの最終状態における第５クロッ
ク周期Ｔ５において、その内部エラーが検出され、該検
出に基づいてデータＤの転送継続／非継続が決定され
る。

【００８０】この際に、内部障害発生前に出力したアド
レスＡDDに対するＤＣ＃信号が全て有効なときのみのIE
RR＃信号が有効とされ、ＢURST＃信号，IREQ＃信号，IE
RR＃信号及びＤＣ＃信号の論理処理に基づいてデータＤ
の転送継続／非継続が決定される。

【００８１】これは、図２（ｂ）のように、ニブルモー
ドを利用したバースト転送では、第１クロック周期Ｔ１
でアドレスａ０を出力すると、プロセッサ側の状態に無
関係データＤを４回メモリに取り込み、該プロセッサ２
２に対してＤＣ＃信号が４回アサートされる。また、プ
ロセッサ２２ではエラーが発生していても、４回目のＤ
Ｃ＃信号を受け取り、第５クロック周期Ｔ５まで処理が
続行されるためである。

【００８２】このため、バースト転送モードのデータ転
送中に内部に障害が発生した場合であっても、その障害
はアサートのまま放置され、メモリ２１に対して必要な
ハンドシェークが終了するまで、バスサイクルが継続さ
れ、それが終了してからバス動作を停止させることが可
能となる。

【００８３】これにより、従来例のようにデータ転送途
中において、当該プロセッサ２２の動作の停止が強いら
れることなく、現在転送中のデータＤの書込み処理を完
了させることが可能となる。このことで、バス転送の中
断がバスサイクルの最終状態となるため、当該システム
においてデータＤの誤書込みやそれを用いた誤った演算
等の障害を極力抑制することが可能となる。

【００８４】なお、内部エラー処理は、他のＣＰＵ等に
バス権が委譲され、該ＣＰＵにより当該データＤの書込
み完了後にエラー処理が開始される。従って、従来例の
ように他のＣＰＵ等の動作に対してメモリ側より不法な
ＤＣ＃信号が送られる可能性が無くなり、バスの正常動
作を確保することが可能となる。

【００８５】（２）第２の実施例の説明図７（ａ），（ｂ）は、本発明の第２の実施例に係るデ
ータ処理装置（インターリーブモード）の説明図であ
り、図７（ａ）はその構成図であり、図７（ｂ）はその
動作タイムチャートをそれぞれ示している。

【００８６】例えば、バス権を獲得してメモリアクセス
をする２バンクのインターリーブ転送方式を導入したデ
ータ処理装置は、図７（ａ）において、データバス２３
及びアドレスバス２４に接続されたプロセッサ２５，第
１，第２ののメモリ２６，２７から成る。

【００８７】すなわち、プロセッサ２５は制御手段１３
の他の一実施例であり、データ処理の他に、第１の実施
例と異なり、インターリーブモード信号ＩNTER＃（以下
単にＩNTER＃信号という）に基づいてデータＤやアドレ
スＡDDの転送制御をすることを特徴とする。なお、プロ
セッサ２５の内部の基本的な構成については、第１の実
施例と同様である（図３（ｂ）参照）。

【００８８】また、第１のメモリ２６は記憶手段１１の
他の一実施例であり、例えば、偶数番地のアドレスＡDD
に係る演算結果データやその他のデータＤを記憶し、そ
れを書込み／読み出すものである。例えば、メモリ２６
にはＤＲＡＭを使用する。なお、第１の実施例のメモリ
２１に比べて低速動作のものが使用できる。

【００８９】第２のメモリ２７は記憶手段１１の他の一
実施例であり、例えば、奇数番地のアドレスＡDDに係る
演算結果データやその他のデータＤを記憶し、それを書
込み／読み出すものである。例えば、メモリ２７には第
１の実施例のメモリ２１に比べて低速動作のものが使用
できる。

【００９０】また、第１，第２のメモリ２６，２７とプ
ロセッサ２５との間にデータバス２３及びアドレスバス
２４とは別に制御線Ｌが接続され、該制御線Ｌにデータ
Ｄの有効期間を指示するＤＳ＃信号やＤＣ＃信号が転送
される。

【００９１】なお、第１の実施例と同じ記号，名称のも
のは機能が同じであるため、その説明を省略する。この
ようにして、本発明の第２の実施例に係るデータ処理装
置によれば、図７（ａ）に示すように、データバス２３
及びアドレスバス２４に接続された第１，第２のメモリ
２６，２７，プロセッサ２５が具備され、ＩNTER＃信号
に基づいて該プロセッサ２５によりデータＤやアドレス
ＡDDが転送制御される。

【００９２】例えば、図７（ｂ）に示すように、プロセ
ッサ２５のＣＰＵ22ＡによりデータＤに係るアドレスＡ
DD＝ａ０〜ａ11が発行されると、該データＤやアドレス
ＡDDが内部制御部22Ｂ，外部制御部22Ｃ及びステート発
生部22Ｄにより転送制御される。この際に、ステート発
生部22ＤではＣＰＵ22Ａの内部状態に基づいてデータＤ
やアドレスＡDDが転送制御される。

【００９３】このため、データ処理システムで工夫する
インターリーブ転送方式が採られた場合であっても、図
７（ａ）に示すようにデータバス２３やアドレスバス２
４とは別に第１，第２のメモリ２６，２７とプロセッサ
２５との間に接続された制御線Ｌを介して、ＤＳ＃信号
やＤＣ＃信号が転送され、該ＤＳ＃，ＤＣ＃信号の有効
性を確認しながらデータＤの転送制御をするハンドシェ
ーク方法を採用することが可能となる。

【００９４】なお、偶数番地と奇数番地との２つにバン
ク分けされた第１，第２のメモリ２６，２７に対してア
ドレスアドレスＡDD＝ａ０を１個先出しすることによ
り、見かけ上、倍の速度で第１，第２のメモリ２６，２
７をアクセスすることができる。例えば、メモリアクセ
スが２クロックの場合、１１個のデータアクセスに通常
２２クロック要するが、２バンクのインターリーブ転送
方式では１５クロックで済む。

【００９５】これにより、インターリーブ転送方式を採
用した場合であっても、バスサイクル実行中の障害発生
に伴うバスの正常動作が確保され、システムの障害が極
力回避され、データ処理の高速化を図ることが可能とな
る。また、本発明の第２の実施例では第１，第２のメモ
リから成るバンク２の場合について述べたが、更に、複
数（バンク４，６等）のメモリによる場合にも同様な効
果が得られる。

【００９６】

【発明の効果】以上説明したように、本発明のデータ処
理装置によればデータ転送手段に接続した記憶手段や制
御手段が具備され、バーストモード信号やインターリー
ブモード信号に基づいて制御手段によりデータやアドレ
スが転送制御される。

【００９７】このため、記憶手段自身で高速化モードを
利用するバースト転送方式や、データ処理システムで工
夫するインターリーブ転送方式が採られた場合であって
も、データ転送手段とは別に設けられた制御線に転送さ
れる制御信号の有効性を確認してデータの転送制御をす
るハンドシェーク方法を採用することが可能となる。

【００９８】このことで、バースト転送，インターリー
ブ転送方式を採用した場合であっても、バスサイクル実
行中の障害発生に伴うバスの正常動作が確保され、シス
テムの障害が極力回避され、データ処理の高速化を図る
ことが可能となる。

【００９９】さらに、本発明のデータ処理装置の制御方
法によれば、バーストモード信号やインターリーブモー
ド信号と、メモリアクセス動作中における内部データ処
理状態とに基づいてデータやアドレスが転送制御され
る。

【０１００】このため、バースト転送やインターリーブ
転送モード時のデータ転送中に内部に障害が発生した場
合であっても、記憶手段に対して必要なハンドシェーク
が終了するまで、バスサイクルが継続され、それが終了
してからバス動作を停止させることが可能となり、か
つ、転送モードがネゲートの状態には、通常のエラー処
理をすることができる。

【０１０１】このことで、従来例のようにデータ転送途
中において、当該制御手段の動作の停止が強いられるこ
となく、現在転送中のデータの書込み処理を完了させる
ことが可能となる。

【０１０２】これにより、演算、描画処理等を専用，か
つ、高速に実行する専用プロセッサを具備した高機能，
高性能のデータ処理システムの提供に寄与するところが
大きい。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の原理図である。

【図２】本発明に係るデータ処理装置の制御方法の原理
図である。

【図３】本発明の第１の実施例に係るデータ処理装置
（バーストモード）の説明図である。

【図４】本発明の第１の実施例に係るステート発生部の
主要部の内部構成図である。

【図５】本発明の第１の実施例に係るデータ処理装置の
動作タイムチャートである。

【図６】本発明の第１の実施例に係るデータ処理装置の
ステート遷移図である。

【図７】本発明の第２の実施例に係るデータ処理装置
（インターリーブモード）の説明図である。

【図８】従来例に係るデータ処理装置の説明図である。

【符号の説明】

１１…記憶手段、１２…データ転送手段、１３…制御手段、Ｌ…制御線、 13Ａ…データ処理手段、 13Ｂ…転送制御手段、Ｄ…データ、ＡDD…アドレス、ＢURST＃…バーストモード信号、ＩNTER＃…インターリーブモード信号、ＤＳ＃…第１の制御信号、ＤＣ＃…第２の制御信号、 IERR＃…内部エラー検出信号、 IREQ＃…内部バス要求信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者白沢謙二神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】データ転送手段（１２）に接続された記
憶手段（１１）や制御手段（１３）を具備し、少なくと
も、前記制御手段（１３）がデータ（Ｄ）を処理するデ
ータ処理手段（13Ａ）と、前記データ（Ｄ）やアドレス
（ＡDD）の転送制御をする転送制御手段（13Ｂ）から成
り、前記データ処理手段（13Ａ）はデータ（Ｄ）に係る
バスサイクルの最終状態における内部障害の検出をし、
前記検出に基づいてデータ（Ｄ）の転送継続／非継続を
決定する制御をすることを特徴とするデータ処理装置。
【請求項２】データ（Ｄ）やアドレス（ＡDD）の転送
制御をする方法であって、メモリアクセス動作を指定す
るバーストモード信号（ＢURST＃）やインターリーブモ
ード信号（ＩNTER＃）と、前記メモリアクセス動作にお
ける内部データ処理状態とに基づいてデータ（Ｄ）やア
ドレス（ＡDD）の転送制御をすることを特徴とするデー
タ処理装置の制御方法。
【請求項３】請求項２記載のデータ処理装置の制御方
法において、前記データ（Ｄ）やアドレス（ＡDD）の転
送制御は、データ（Ｄ）に係るバスサイクルの最終状態
における内部障害の検出をし、前記検出に基づいてデー
タ（Ｄ）の転送継続／非継続を決定することを特徴とす
るデータ処理装置の制御方法。
【請求項４】請求項３記載のデータ処理装置の制御方
法において、前記データ（Ｄ）の転送継続／非継続は、
バーストモード信号（ＢURST＃）又はインターリーブモ
ード信号（ＩNTER＃）と、前記バスサイクルの連続動作
を指示する内部バス要求信号（IREQ＃）と、前記バスサ
イクルの動作停止を指示する内部エラー検出信号（IERR
＃）と、前記データ（Ｄ）の転送完了を指示する第２の
制御信号（ＤＣ＃）とに基づいて決定することを特徴と
するデータ処理装置の制御方法。
【請求項５】請求項４記載のデータ処理装置の制御方
法において、前記内部エラー検出信号（IERR＃）は、内
部障害発生前に出力した最終のアドレス（ＡDD）に対す
るデータ（Ｄ）の転送完了を指示する第２の制御信号
（ＤＣ＃）が有効なときのみを有効とすることを特徴と
するデータ処理装置の制御方法。