JPH05204509A - 小型フェイルセーフインターフェース及びそれを含むボーティングモジュール - Google Patents
小型フェイルセーフインターフェース及びそれを含むボーティングモジュールInfo
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- JPH05204509A JPH05204509A JP4195469A JP19546992A JPH05204509A JP H05204509 A JPH05204509 A JP H05204509A JP 4195469 A JP4195469 A JP 4195469A JP 19546992 A JP19546992 A JP 19546992A JP H05204509 A JPH05204509 A JP H05204509A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/187—Voting techniques
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0796—Safety measures, i.e. ensuring safe condition in the event of error, e.g. for controlling element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/007—Fail-safe circuits
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Abstract
(57)【要約】
【目的】 動的論理技術を用いるシステムよりも著しく
小型のフェールセーフインターフェースの提供。 【構成】 インターフェースは奇数個のインバータ（２
ａ，…，２ｎ）を含む非安定マルチバイブレータリング
形発振器で形成される。インバータの電源入力（３，
４）がこのインターフェースの機能的入力を構成する。
この発振器の出力信号はその入力の一方に正しい入力が
なくなると直ちに連続信号となり、そしてこのインター
フェースがその内部で生じうるすべての障害に対し厳密
なフェールセーフ特性を有する。このインターフェース
はボーティングモジュールの基本要素として使用しう
る。
小型のフェールセーフインターフェースの提供。 【構成】 インターフェースは奇数個のインバータ（２
ａ，…，２ｎ）を含む非安定マルチバイブレータリング
形発振器で形成される。インバータの電源入力（３，
４）がこのインターフェースの機能的入力を構成する。
この発振器の出力信号はその入力の一方に正しい入力が
なくなると直ちに連続信号となり、そしてこのインター
フェースがその内部で生じうるすべての障害に対し厳密
なフェールセーフ特性を有する。このインターフェース
はボーティングモジュールの基本要素として使用しう
る。
Description
【０００１】
【産業上の利用分野】本発明は小型フェイルセーフイン
ターフェースに関する。この種類のインターフェースは
厳密な（strongly）フェイルセーフシステムに用いられ
るように設計される。
ターフェースに関する。この種類のインターフェースは
厳密な（strongly）フェイルセーフシステムに用いられ
るように設計される。
【０００２】
【従来の技術】或るフェイルセーフシステムは動的フェ
イルセーフ論理技術を使用する。そのようなシステムの
サイズをかなり減少させうる厳密なフェイルセーフ周波
数コード化システムはヨーロッパ特許ＥＰ−３８５，８
８５に示されている。
イルセーフ論理技術を使用する。そのようなシステムの
サイズをかなり減少させうる厳密なフェイルセーフ周波
数コード化システムはヨーロッパ特許ＥＰ−３８５，８
８５に示されている。
【０００３】
【発明が解決しようとする課題】この種のシステムは多
数の要素が必要であることおよびそのフェイルセーフ特
性の確認のために周期的なオフラインテストが必須であ
るという欠点を有する。
数の要素が必要であることおよびそのフェイルセーフ特
性の確認のために周期的なオフラインテストが必須であ
るという欠点を有する。
【０００４】本発明の目的は動的論理技術を用いるシス
テムより著しくサイズの小さいフェイルセーフインター
フェースを達成することである。このインターフェース
はまた電力消費および要素数が少く、好適にはフェイル
セーフ特性の確認のための周期的オフラインテストを使
用しないものである。
テムより著しくサイズの小さいフェイルセーフインター
フェースを達成することである。このインターフェース
はまた電力消費および要素数が少く、好適にはフェイル
セーフ特性の確認のための周期的オフラインテストを使
用しないものである。
【０００５】
【課題を解決するための手段】この目的は夫々が一つの
入力端子と一つの出力端子を含む奇数個の直列接続した
インバータを含み、最後のインバータの出力端子が第１
インバータの入力端子に接続し、各インバータが第１電
源入力端子と第２電源入力端子を含み、これら入力端子
がインターフェース入力端子を構成し、そしてそれらに
２進ロジックインターフェース出力信号が加えられて上
記インバータの第１電源入力端子のすべてに所定の論理
レベルの信号が加えられそして第２電源入力端子のすべ
てにそれが補数である論理レベルの信号が加えられると
き最後のインバータの出力端子に発振信号が出されそし
て逆の場合には連続信号が出るようにすることにより達
成される。
入力端子と一つの出力端子を含む奇数個の直列接続した
インバータを含み、最後のインバータの出力端子が第１
インバータの入力端子に接続し、各インバータが第１電
源入力端子と第２電源入力端子を含み、これら入力端子
がインターフェース入力端子を構成し、そしてそれらに
２進ロジックインターフェース出力信号が加えられて上
記インバータの第１電源入力端子のすべてに所定の論理
レベルの信号が加えられそして第２電源入力端子のすべ
てにそれが補数である論理レベルの信号が加えられると
き最後のインバータの出力端子に発振信号が出されそし
て逆の場合には連続信号が出るようにすることにより達
成される。
【０００６】
【作用】非安定マルチバイブレータリング型の発振器が
このようにして得られ、その電源入力端子が機能的なイ
ンターフェース入力端子を構成する。それら入力端子の
一方への信号が正しく供給されないと、直ちに発振器の
出力信号は連続信号となる。更に、インターフェース内
部の障害は出力端子を変えることがなく、あるいはこの
障害は発振器の非発振に対応する安全とされる状態に切
換える。
このようにして得られ、その電源入力端子が機能的なイ
ンターフェース入力端子を構成する。それら入力端子の
一方への信号が正しく供給されないと、直ちに発振器の
出力信号は連続信号となる。更に、インターフェース内
部の障害は出力端子を変えることがなく、あるいはこの
障害は発振器の非発振に対応する安全とされる状態に切
換える。
【０００７】発振器の出力信号は最後のインバータの出
力端子に接続する１次巻線と整流回路によりインターフ
ェース出力端子に接続する２次巻線を有する変圧器を含
む出力回路で整形される。
力端子に接続する１次巻線と整流回路によりインターフ
ェース出力端子に接続する２次巻線を有する変圧器を含
む出力回路で整形される。
【０００８】オンラインおよびオフラインテスト装置と
インターフェースとを関連づけることにより、この種々
のインターフェースを含むシステムの使用性を増大させ
ることが出来る。
インターフェースとを関連づけることにより、この種々
のインターフェースを含むシステムの使用性を増大させ
ることが出来る。
【０００９】この種のインターフェースは特に設備の安
全性と使用性を増大させるために設計されるボーティン
グモジュール（voting module ）の構成に適している。
全性と使用性を増大させるために設計されるボーティン
グモジュール（voting module ）の構成に適している。
【００１０】本発明により、少くとも２本の独立した制
御チャンネルに接続するボーティングモジュールは本発
明による少くとも一つのインターフェースを含み、その
インターフェースの少くとも１個のインバータの電源入
力端子がそれらチャンネルの内の１個からのデータ信号
と他のチャンネルからの相補データ信号を夫々受ける。
御チャンネルに接続するボーティングモジュールは本発
明による少くとも一つのインターフェースを含み、その
インターフェースの少くとも１個のインバータの電源入
力端子がそれらチャンネルの内の１個からのデータ信号
と他のチャンネルからの相補データ信号を夫々受ける。
【００１１】各制御チャンネルが２進リポート信号とそ
の１に対する補数を供給する。このリポート信号はその
チャンネルが正しく動作していれば予定の論理レベルで
あり、障害のある場合はその相補論理レベルとなる。一
つのチャンネルのリポート信号とその補数は夫々そのイ
ンターフェースの他のインバータの第１，第２電源入力
端子に加えられる。一つのインターフェースからのデー
タ信号はそれが発生されたチャンネルが正常に動作して
いれば有効とされる。そして再構成可能なボーティング
モジュールが設けられる。
の１に対する補数を供給する。このリポート信号はその
チャンネルが正しく動作していれば予定の論理レベルで
あり、障害のある場合はその相補論理レベルとなる。一
つのチャンネルのリポート信号とその補数は夫々そのイ
ンターフェースの他のインバータの第１，第２電源入力
端子に加えられる。一つのインターフェースからのデー
タ信号はそれが発生されたチャンネルが正常に動作して
いれば有効とされる。そして再構成可能なボーティング
モジュールが設けられる。
【００１２】本発明の他の観点によれば、このボーティ
ングモジュールは少くとも１個の相補インターフェース
を含み、このインターフェースはその電源入力端子に第
１制御チャンネルからの相補データ信号を受ける少くと
も１個のインバータ、その第１および第２電源入力端子
に第１チャンネルからのリポート信号とその補数を夫々
受けるインバータ、およびその第２および第１電源入力
端子に第２チャンネルからのリポート信号とその補数を
夫々受けるインバータを含み、第１チャンネルが正しく
動作し、第２チャンネルに障害のあるときにのみデータ
信号を有効にする。
ングモジュールは少くとも１個の相補インターフェース
を含み、このインターフェースはその電源入力端子に第
１制御チャンネルからの相補データ信号を受ける少くと
も１個のインバータ、その第１および第２電源入力端子
に第１チャンネルからのリポート信号とその補数を夫々
受けるインバータ、およびその第２および第１電源入力
端子に第２チャンネルからのリポート信号とその補数を
夫々受けるインバータを含み、第１チャンネルが正しく
動作し、第２チャンネルに障害のあるときにのみデータ
信号を有効にする。
【００１３】
【実施例】図１に示す小型フェイルセーフインターフェ
ースは奇数個のインバータ２ａ−２ｎで形成される非安
定マルチバイブレータリング状の発振器を含む。これら
インバータは直列とされ、最後のインバータ２ｎの出力
端子が第１のインバータ２ａの入力端子に接続される。
この種の発振器の周波数は非常に高い。この発振周波数
はＲＣ回路により現在の値に下げることが出来る。図１
の実施例では抵抗Ｒ１がインバータ２ｎの出力端子と入
力端子の間のコンデンサＣ１に直列に接続する。両者の
接続点がインバータ２ａの入力に接続する。この発振器
の任意の奇数個のインバータの端子に接続するＲＣ回路
によっても同じ結果が得られる。
ースは奇数個のインバータ２ａ−２ｎで形成される非安
定マルチバイブレータリング状の発振器を含む。これら
インバータは直列とされ、最後のインバータ２ｎの出力
端子が第１のインバータ２ａの入力端子に接続される。
この種の発振器の周波数は非常に高い。この発振周波数
はＲＣ回路により現在の値に下げることが出来る。図１
の実施例では抵抗Ｒ１がインバータ２ｎの出力端子と入
力端子の間のコンデンサＣ１に直列に接続する。両者の
接続点がインバータ２ａの入力に接続する。この発振器
の任意の奇数個のインバータの端子に接続するＲＣ回路
によっても同じ結果が得られる。
【００１４】各インバータ２は２個の電源入力端子３と
４を有する。各インバータ２はその電源入力端子に論理
インターフェース入力信号を受ける。すなわち、インバ
ータ２ａ−２ｎの電源入力端子３にａ３−ｎ３をそして
対応する入力端子４にａ４−ｎ４を受ける。
４を有する。各インバータ２はその電源入力端子に論理
インターフェース入力信号を受ける。すなわち、インバ
ータ２ａ−２ｎの電源入力端子３にａ３−ｎ３をそして
対応する入力端子４にａ４−ｎ４を受ける。
【００１５】これらインターフェース入力信号は２進論
理信号である。発振を生じさせるために、電源入力端子
３に加えられる信号ａ３−ｎ３のすべては例えば１のよ
うな同一の論理値を有し、入力端子４に加えられる。信
号ａ４−ｎ４のすべてはその補数である論理値すなわち
０を有していなければならない。これら入力信号の内の
一つがこれら条件を満さなくなると直ちに対応するイン
バータがオフとなり発振が止まる。
理信号である。発振を生じさせるために、電源入力端子
３に加えられる信号ａ３−ｎ３のすべては例えば１のよ
うな同一の論理値を有し、入力端子４に加えられる。信
号ａ４−ｎ４のすべてはその補数である論理値すなわち
０を有していなければならない。これら入力信号の内の
一つがこれら条件を満さなくなると直ちに対応するイン
バータがオフとなり発振が止まる。
【００１６】図２に示された実施例によるインバータ２
は例えばＭＯＳ形のトランジスタＴ１と、入力端子３と
４の間に直列になった抵抗Ｒ２を含む。両者の接続点は
そのインバータの出力端子に、そしてこのインバータの
入力端子はこのトランジスタのゲートに夫々接続する。
インバータ２の入力端子には論理信号１が、入力端子４
には相補論理信号０が加えられるとこれは正しく動作す
る。論理信号１がこのインバータ入力端子上にあればト
ランジスタＴ１はオンとなり、その出力が論理レベル０
に切換わる。他方インバータ入力端子に論理信号０が入
ればトランジスタＴ１はオフとなりその出力が１に変わ
る。
は例えばＭＯＳ形のトランジスタＴ１と、入力端子３と
４の間に直列になった抵抗Ｒ２を含む。両者の接続点は
そのインバータの出力端子に、そしてこのインバータの
入力端子はこのトランジスタのゲートに夫々接続する。
インバータ２の入力端子には論理信号１が、入力端子４
には相補論理信号０が加えられるとこれは正しく動作す
る。論理信号１がこのインバータ入力端子上にあればト
ランジスタＴ１はオンとなり、その出力が論理レベル０
に切換わる。他方インバータ入力端子に論理信号０が入
ればトランジスタＴ１はオフとなりその出力が１に変わ
る。
【００１７】この発振器出力端子において、このインタ
ーフェース（図１）は発振出力信号を整形する出力回路
を備えている。図２のようなインバータを用いるときに
は発振器の出力信号を増幅するとよく、そしてその場合
にはこの出力回路は増幅器１２の入力端子に接続される
出力端子を有する整形回路１１とパルス変圧器ＴＲを含
む。この変圧器の１次巻線はその変圧器の減磁を行うよ
うに設計されたコンデンサＣ２により増幅器１２の出力
端子に接続する。整形回路１１と増幅器１２（図３，４
には示さず）は例えば５Ｖの適当な電源電圧を受ける。
この変圧器の２次巻線の端子に集められるこの信号は整
流されてインターフェース出力信号Ｓとなる。図１にお
いてこの整流は２次巻線に直列となったダイオードＤ１
とインターフェース出力端子に並列のコンデンサＣ３に
より行われる。
ーフェース（図１）は発振出力信号を整形する出力回路
を備えている。図２のようなインバータを用いるときに
は発振器の出力信号を増幅するとよく、そしてその場合
にはこの出力回路は増幅器１２の入力端子に接続される
出力端子を有する整形回路１１とパルス変圧器ＴＲを含
む。この変圧器の１次巻線はその変圧器の減磁を行うよ
うに設計されたコンデンサＣ２により増幅器１２の出力
端子に接続する。整形回路１１と増幅器１２（図３，４
には示さず）は例えば５Ｖの適当な電源電圧を受ける。
この変圧器の２次巻線の端子に集められるこの信号は整
流されてインターフェース出力信号Ｓとなる。図１にお
いてこの整流は２次巻線に直列となったダイオードＤ１
とインターフェース出力端子に並列のコンデンサＣ３に
より行われる。
【００１８】このインターフェース本来の障害がなく、
インバータの入力端子３の論理入力信号が１、入力４の
信号が０であれば、この発振器は動作しそして発振信号
がこの変圧器の１次巻線の端子に加えられる。この信号
はこの変圧器の２次側で整流されそしてインターフェー
ス出力信号Ｓは例えば５Ｖのような連続する電圧により
高レベル（論理１レベル）となる。
インバータの入力端子３の論理入力信号が１、入力４の
信号が０であれば、この発振器は動作しそして発振信号
がこの変圧器の１次巻線の端子に加えられる。この信号
はこの変圧器の２次側で整流されそしてインターフェー
ス出力信号Ｓは例えば５Ｖのような連続する電圧により
高レベル（論理１レベル）となる。
【００１９】他方、発振器が動作していないとすれば、
連続信号がその出力端子に生じ、この信号がこの変圧器
により例えば０Ｖの連続電圧で低レベル信号（論理レベ
ル０）とされる。
連続信号がその出力端子に生じ、この信号がこの変圧器
により例えば０Ｖの連続電圧で低レベル信号（論理レベ
ル０）とされる。
【００２０】インターフェース出力信号Ｓのレベル０す
なわち連続する電圧で低レベルが安全状態であり、１レ
ベルすなわち連続する高レベルが安全でない状態である
とするように設計される場合には上記のインターフェー
スはその設計により厳密なフェイルセーフシステム、す
なわち複数の障害があっても安全のままとなるシステム
の特性を有することになる。言いかえると、インターフ
ェースに加えられる入力信号（ａ３−ｎ３，ａ４−ｎ
４）が何であってもそのインターフェース内部の１つの
障害（短絡、開放、等）が出力信号Ｓを −安全状態すなわちレベル０にするか、あるいは −入力信号に対応する状態、すなわち信号ａ３−ｎ３が
１であり、信号ａ４−ｎ４が０であればレベル１，信号
ａ３−ｎ３の内の少くとも１個が０であれば、あるいは
信号ａ４−ｎ４の内の少くとも１個が１であれば０にす
る。
なわち連続する電圧で低レベルが安全状態であり、１レ
ベルすなわち連続する高レベルが安全でない状態である
とするように設計される場合には上記のインターフェー
スはその設計により厳密なフェイルセーフシステム、す
なわち複数の障害があっても安全のままとなるシステム
の特性を有することになる。言いかえると、インターフ
ェースに加えられる入力信号（ａ３−ｎ３，ａ４−ｎ
４）が何であってもそのインターフェース内部の１つの
障害（短絡、開放、等）が出力信号Ｓを −安全状態すなわちレベル０にするか、あるいは −入力信号に対応する状態、すなわち信号ａ３−ｎ３が
１であり、信号ａ４−ｎ４が０であればレベル１，信号
ａ３−ｎ３の内の少くとも１個が０であれば、あるいは
信号ａ４−ｎ４の内の少くとも１個が１であれば０にす
る。
【００２１】そのインターフェース内部に第２の障害ま
たは複数の障害がある場合にも同じである。
たは複数の障害がある場合にも同じである。
【００２２】このインターフェースはインターフェース
内部の障害を検出するテスト装置５（図３）と関連づけ
ることが出来る。このため、インターフェースのインバ
ータの入力端子３と４およびインターフェースの出力端
子Ｓに接続するこのテスト装置はインターフェースの入
力信号とその出力信号の値の一致をチェックする。イン
ターフェース内の障害はその動作を変えることはなくあ
るいは安全状態すなわち、上記の例では信号Ｓが低レベ
ルとなるときこのテスト装置は安全状態による障害を検
出し、その出力端子は高レベル、すなわち入力ａ３−ｎ
３が１でａ４−ｎ４が０となる。このテストはオンライ
ンで行われる。すなわちこれはインターフェースの動作
に影響せず、そしてインターフェースの障害の検出がこ
のテスト装置により適当なモニタユニットに指示され
る。この種の障害はシステムの安全性を危険にさらすこ
とはないがインターフェースにより送られるべきデータ
を使用不能にする。夫々テスト装置に関連する複数のイ
ンターフェースの重複はシステムの安全性を達成しうる
ばかりでなくその使用性をも保証する。
内部の障害を検出するテスト装置５（図３）と関連づけ
ることが出来る。このため、インターフェースのインバ
ータの入力端子３と４およびインターフェースの出力端
子Ｓに接続するこのテスト装置はインターフェースの入
力信号とその出力信号の値の一致をチェックする。イン
ターフェース内の障害はその動作を変えることはなくあ
るいは安全状態すなわち、上記の例では信号Ｓが低レベ
ルとなるときこのテスト装置は安全状態による障害を検
出し、その出力端子は高レベル、すなわち入力ａ３−ｎ
３が１でａ４−ｎ４が０となる。このテストはオンライ
ンで行われる。すなわちこれはインターフェースの動作
に影響せず、そしてインターフェースの障害の検出がこ
のテスト装置により適当なモニタユニットに指示され
る。この種の障害はシステムの安全性を危険にさらすこ
とはないがインターフェースにより送られるべきデータ
を使用不能にする。夫々テスト装置に関連する複数のイ
ンターフェースの重複はシステムの安全性を達成しうる
ばかりでなくその使用性をも保証する。
【００２３】かなり長い時間にわたり入力端子ａ３−ｎ
３が０で入力端子ａ４−ｎ４が１のままであってもイン
ターフェース障害を検出出来るようにするため、このテ
スト装置はオフラインテストを周期的に行うように設計
される。２進入力信号の期間よりかなり短い予定の期間
にこれはインターフェースの入力端子３に信号１をそし
て入力端子４に信号０を同時に加える。出力信号Ｓが０
であれば、インターフェース内部の障害があるとき１に
なる。このオフラインテストの期間は、インターフェー
スから下流に位置するシステムにより障害と考えられる
べき信号Ｓの変更について通常の１ビット幅と比較して
充分短い。１となる信号Ｓは他方においてテスト装置に
より検出されて障害なしを示す。
３が０で入力端子ａ４−ｎ４が１のままであってもイン
ターフェース障害を検出出来るようにするため、このテ
スト装置はオフラインテストを周期的に行うように設計
される。２進入力信号の期間よりかなり短い予定の期間
にこれはインターフェースの入力端子３に信号１をそし
て入力端子４に信号０を同時に加える。出力信号Ｓが０
であれば、インターフェース内部の障害があるとき１に
なる。このオフラインテストの期間は、インターフェー
スから下流に位置するシステムにより障害と考えられる
べき信号Ｓの変更について通常の１ビット幅と比較して
充分短い。１となる信号Ｓは他方においてテスト装置に
より検出されて障害なしを示す。
【００２４】インターフェースに加えられるデータはコ
ントローラ、コンピュータまたは制御チャンネルからの
出力データにより構成出来る。このデータが２進のダブ
ルレールコード化データ（binary，double rail coded
data）、すなわち、各ビットがその補数に関連するデー
タであれば、インターフェースは各データビットに関連
づけられる。最小の実施例ではこのインターフェースは
１個のインバータを含み、その出力端子は入力端子に接
続してその電源入力端子３にそのビットをそして入力端
子４にその補数を受ける。実際にはこの種の制御チャン
ネルはその機能部分の任意の障害を検出するウオッチド
ッグ回路を含む。このウオッチドッグ回路はリポートビ
ットＣとその補数Ｃを出す。このリポートビットと補数
はそのインターフェースの第２インバータの入力端子３
と４に夫々加えられ、その制御チャンネルにより与えら
れるデータを有効または無効にする。インターフェース
は奇数個のインバータを含まねばならないから、第３イ
ンバータの入力端子３と４を夫々１と０にしてもよい。
ントローラ、コンピュータまたは制御チャンネルからの
出力データにより構成出来る。このデータが２進のダブ
ルレールコード化データ（binary，double rail coded
data）、すなわち、各ビットがその補数に関連するデー
タであれば、インターフェースは各データビットに関連
づけられる。最小の実施例ではこのインターフェースは
１個のインバータを含み、その出力端子は入力端子に接
続してその電源入力端子３にそのビットをそして入力端
子４にその補数を受ける。実際にはこの種の制御チャン
ネルはその機能部分の任意の障害を検出するウオッチド
ッグ回路を含む。このウオッチドッグ回路はリポートビ
ットＣとその補数Ｃを出す。このリポートビットと補数
はそのインターフェースの第２インバータの入力端子３
と４に夫々加えられ、その制御チャンネルにより与えら
れるデータを有効または無効にする。インターフェース
は奇数個のインバータを含まねばならないから、第３イ
ンバータの入力端子３と４を夫々１と０にしてもよい。
【００２５】ダブルレールコード化２進データを出すコ
ントローラ、コンピュータまたは制御チャンネルは複雑
で高価である。図４の実施例は２個の標準的な制御チャ
ンネルを用いて同じ結果を得ることが出来るようにす
る。この図では２個の制御チャンネル６が夫々ＡとＢで
示されている。チャンネルＡは２進データＡｌ，…Ａ
ｋ，…Ａｍおよびそのチャンネルの正しい動作を示すリ
ポートビットＣＡとその補数バーＣＡを与える。このデ
ータは例えば論理レベル１を５Ｖ，０を０Ｖの電圧でコ
ード化される。チャンネルＢはチャンネルＡで与えられ
るデータに対し相補である２進みデータＢｌ，…，Ｂ
ｋ，…Ｂｍ，（Ｂｋ＝バーＡｋ）とリポートビットＣＢ
およびその補数バーＣＢを出す。
ントローラ、コンピュータまたは制御チャンネルは複雑
で高価である。図４の実施例は２個の標準的な制御チャ
ンネルを用いて同じ結果を得ることが出来るようにす
る。この図では２個の制御チャンネル６が夫々ＡとＢで
示されている。チャンネルＡは２進データＡｌ，…Ａ
ｋ，…Ａｍおよびそのチャンネルの正しい動作を示すリ
ポートビットＣＡとその補数バーＣＡを与える。このデ
ータは例えば論理レベル１を５Ｖ，０を０Ｖの電圧でコ
ード化される。チャンネルＢはチャンネルＡで与えられ
るデータに対し相補である２進みデータＢｌ，…，Ｂ
ｋ，…Ｂｍ，（Ｂｋ＝バーＡｋ）とリポートビットＣＢ
およびその補数バーＣＢを出す。
【００２６】３個のインバータ２ａ，２ｂ，２ｃを有す
るインターフェースはチャンネルＡの各データビットと
関連づけられる。ビットＡｋに関連するインターフェー
スのみが図４に示してある。ビットＡｋは第１インバー
タ２ａの入力端子３に、その補数Ｂｋは入力端子４に加
えられる。ビットＣＡとバーＣＡは第２インバータ２ｂ
の入力端子３と４に、ビットＣＢとバーＣＢは第３イン
バータ２ｃの入力端子３と４に、夫々加えられる。この
インターフェースはかくして２／２ボーティングモジュ
ールを構成する。このインターフェースの出力信号Ｓｋ
（ＡＢ）はインターフェース内部の障害がその出力を０
にせずそしてＡｋ＝１，Ｂｋ＝０，ＣＡ＝ＣＢ＝１，バ
ーＣＡ＝バーＣＢ＝０であれば、すなわちチャンネルＡ
とＢにより与えられる次数ｋのデータが一致（２／２ボ
ート（vote））しそしてそれらのウオッチドッグが障害
をもたずそしてそれらチャンネルの機能部分に影響する
障害を検出していないならばレベル１となる。出力Ｓｋ
（ＡＢ）は下記の他の場合にはレベル０にすなわち安全
レベルに切換わる： −これらチャンネルの内の一つのウオッチドッグがその
チャンネル内の何らかの誤りを示す（ＣＡまたはＣＢ＝
０）場合には直ちに、 −１つの障害がウオッチドッグの内の１つに影響する
（ＣＡ＝バーＣＡまたはＣＢ＝バーＣＢ）とき、 −２つのチャンネルにより与えられるデータが一致しな
い（Ａｋ＝Ｂｋ）とき、 −データＡｋ＝バーＢｋ＝０のとき、 −インターフェースがその入力端子に加えられるデータ
には無関係にそれをフェイルセーフ状態に切換える障害
をもつとき、 図５は本発明による複数の小型フェイルセーフインター
フェースにより形成される２／３ボーティングモジュー
ルを示す。このモジュールは３個の同一構成の制御チャ
ンネル６，Ｄ，Ｅ，Ｆに接続する。各チャンネルは電圧
でコード化された２進データＤ１…Ｄｋ…Ｄｍ，Ｅ１…
Ｅｋ…Ｅｍ，Ｆ１…Ｆｋ…Ｆｍ，それらの１に対する補
数、リポートビットＣＤ，ＣＥ，ＣＦおよびその１の補
数、バーＣＤ，バーＣＥ，バーＣＦ（ダブルレールコー
ディング）を出す。
るインターフェースはチャンネルＡの各データビットと
関連づけられる。ビットＡｋに関連するインターフェー
スのみが図４に示してある。ビットＡｋは第１インバー
タ２ａの入力端子３に、その補数Ｂｋは入力端子４に加
えられる。ビットＣＡとバーＣＡは第２インバータ２ｂ
の入力端子３と４に、ビットＣＢとバーＣＢは第３イン
バータ２ｃの入力端子３と４に、夫々加えられる。この
インターフェースはかくして２／２ボーティングモジュ
ールを構成する。このインターフェースの出力信号Ｓｋ
（ＡＢ）はインターフェース内部の障害がその出力を０
にせずそしてＡｋ＝１，Ｂｋ＝０，ＣＡ＝ＣＢ＝１，バ
ーＣＡ＝バーＣＢ＝０であれば、すなわちチャンネルＡ
とＢにより与えられる次数ｋのデータが一致（２／２ボ
ート（vote））しそしてそれらのウオッチドッグが障害
をもたずそしてそれらチャンネルの機能部分に影響する
障害を検出していないならばレベル１となる。出力Ｓｋ
（ＡＢ）は下記の他の場合にはレベル０にすなわち安全
レベルに切換わる： −これらチャンネルの内の一つのウオッチドッグがその
チャンネル内の何らかの誤りを示す（ＣＡまたはＣＢ＝
０）場合には直ちに、 −１つの障害がウオッチドッグの内の１つに影響する
（ＣＡ＝バーＣＡまたはＣＢ＝バーＣＢ）とき、 −２つのチャンネルにより与えられるデータが一致しな
い（Ａｋ＝Ｂｋ）とき、 −データＡｋ＝バーＢｋ＝０のとき、 −インターフェースがその入力端子に加えられるデータ
には無関係にそれをフェイルセーフ状態に切換える障害
をもつとき、 図５は本発明による複数の小型フェイルセーフインター
フェースにより形成される２／３ボーティングモジュー
ルを示す。このモジュールは３個の同一構成の制御チャ
ンネル６，Ｄ，Ｅ，Ｆに接続する。各チャンネルは電圧
でコード化された２進データＤ１…Ｄｋ…Ｄｍ，Ｅ１…
Ｅｋ…Ｅｍ，Ｆ１…Ｆｋ…Ｆｍ，それらの１に対する補
数、リポートビットＣＤ，ＣＥ，ＣＦおよびその１の補
数、バーＣＤ，バーＣＥ，バーＣＦ（ダブルレールコー
ディング）を出す。
【００２７】２／３ボーティングモジュールは図４に示
す形式の３個のインバータを備えた３個のインターフェ
ース７を含む。図示の便宜上、各インターフェースはイ
ンバータの数に対応する２個の入力端子（３と４）を有
し、関連するインバータと同じ参照番号２ａ，２ｂまた
は２ｃを付したブロックおよび出力回路を表わすブロッ
ク８で示されている。第１インターフェース７のインバ
ータ２ａはその入力端子３に信号Ｄｋを、入力端子４に
信号バーＥｋを受ける。インバータ２ｂは入力端子３と
４に夫々信号ＣＤとバーＣＤを受け、インバータ２ｃは
その入力端子３と４に夫々信号ＣＥとバーＣＥを受け
る。それ故このインバータはビットＤｋとバーＥｋの間
の２／２ボートを行い、このデータは対応するチャンネ
ルＤとＥのリポートビットで有効とされる。このインタ
ーフェースの出力信号はＳｋ（ＤＥ）である。同様に、
第２インターフェース７はその第１インバータ２ａの入
力端子３と４に夫々加えられるビットＥｋとバーＦｋの
間の２／２ボートに対応する出力信号Ｓｋ（ＥＦ）を出
す。このデータはインバータ２ｂの入力端子３と４に加
えられるビットＣＥとバーＣＥおよびインバータ２ｃの
入力端子３と４に加えられるビットＣＦとバーＣＦを有
するチャンネルＥとＦにより有効とされる。同様に、第
３インターフェース７はインバータ２ａの入力端子３と
４のビットＦｋとＤｋ、インバータ２ｂの入力端子３と
４のＣＦとバーＣＦ、インバータ２ｃの入力端子３と４
のＣＤとバーＣＤから出力信号Ｓｋ（ＦＤ）を発生す
る。これら３個のインターフェースの出力端子Ｓｋ（Ｄ
Ｅ），Ｓｋ（ＥＦ），Ｓｋ（ＦＤ）はＯＲ回路９の入力
端子に加えられる。このＯＲ回路は次数ｋのビットに対
し、ボーティングモジュール出力信号Ｓｋを出す。例え
ばダイオードＯＲで形成されるハードワイヤード形の３
個のインターフェースとこのＯＲ回路により形成される
組立体は３個のチャンネルＤ，Ｅ，Ｆからの次数ｋのデ
ータに対し、２／３ボーティングモジュールを構成す
る。
す形式の３個のインバータを備えた３個のインターフェ
ース７を含む。図示の便宜上、各インターフェースはイ
ンバータの数に対応する２個の入力端子（３と４）を有
し、関連するインバータと同じ参照番号２ａ，２ｂまた
は２ｃを付したブロックおよび出力回路を表わすブロッ
ク８で示されている。第１インターフェース７のインバ
ータ２ａはその入力端子３に信号Ｄｋを、入力端子４に
信号バーＥｋを受ける。インバータ２ｂは入力端子３と
４に夫々信号ＣＤとバーＣＤを受け、インバータ２ｃは
その入力端子３と４に夫々信号ＣＥとバーＣＥを受け
る。それ故このインバータはビットＤｋとバーＥｋの間
の２／２ボートを行い、このデータは対応するチャンネ
ルＤとＥのリポートビットで有効とされる。このインタ
ーフェースの出力信号はＳｋ（ＤＥ）である。同様に、
第２インターフェース７はその第１インバータ２ａの入
力端子３と４に夫々加えられるビットＥｋとバーＦｋの
間の２／２ボートに対応する出力信号Ｓｋ（ＥＦ）を出
す。このデータはインバータ２ｂの入力端子３と４に加
えられるビットＣＥとバーＣＥおよびインバータ２ｃの
入力端子３と４に加えられるビットＣＦとバーＣＦを有
するチャンネルＥとＦにより有効とされる。同様に、第
３インターフェース７はインバータ２ａの入力端子３と
４のビットＦｋとＤｋ、インバータ２ｂの入力端子３と
４のＣＦとバーＣＦ、インバータ２ｃの入力端子３と４
のＣＤとバーＣＤから出力信号Ｓｋ（ＦＤ）を発生す
る。これら３個のインターフェースの出力端子Ｓｋ（Ｄ
Ｅ），Ｓｋ（ＥＦ），Ｓｋ（ＦＤ）はＯＲ回路９の入力
端子に加えられる。このＯＲ回路は次数ｋのビットに対
し、ボーティングモジュール出力信号Ｓｋを出す。例え
ばダイオードＯＲで形成されるハードワイヤード形の３
個のインターフェースとこのＯＲ回路により形成される
組立体は３個のチャンネルＤ，Ｅ，Ｆからの次数ｋのデ
ータに対し、２／３ボーティングモジュールを構成す
る。
【００２８】それらチャンネルの内の１個の、そのウオ
ッチドッグによっては検出されない障害の場合、このモ
ジュールは残りの２個の障害のないチャンネルからの次
数ｋのビットの値を表わす信号Ｓｋを出す。このよう
に、例えばＤｋ＝Ｅｋ＝１，バーＤｋ＝バーＥｋ＝０で
あるがＦｋ＝０，バーＦｋ＝１であり、ＣＤ＝ＣＥ＝Ｃ
Ｆ＝１でバーＣＤ＝バーＣＥ＝バーＣＦ＝０（チャンネ
ルＦの、そのウオッチドッグでは検出されない障害）で
あれば、それらインターフェース７は夫々信号Ｓｋ（Ｄ
Ｅ）＝１，Ｓｋ（ＥＦ）＝０，Ｓｋ（ＦＤ）＝０を出
し、出力信号ＳｋはＳｋ（ＤＥ）＝１に等しくなる。逆
にＤｋ＝Ｅｋ＝０，バーＤｋ＝バーＥｋ＝１，Ｆｋ＝１
及びＦｋ＝０であればＳｋ（ＤＥ）＝Ｓｋ（ＥＦ）＝Ｓ
ｋ（ＦＤ）＝０となる。
ッチドッグによっては検出されない障害の場合、このモ
ジュールは残りの２個の障害のないチャンネルからの次
数ｋのビットの値を表わす信号Ｓｋを出す。このよう
に、例えばＤｋ＝Ｅｋ＝１，バーＤｋ＝バーＥｋ＝０で
あるがＦｋ＝０，バーＦｋ＝１であり、ＣＤ＝ＣＥ＝Ｃ
Ｆ＝１でバーＣＤ＝バーＣＥ＝バーＣＦ＝０（チャンネ
ルＦの、そのウオッチドッグでは検出されない障害）で
あれば、それらインターフェース７は夫々信号Ｓｋ（Ｄ
Ｅ）＝１，Ｓｋ（ＥＦ）＝０，Ｓｋ（ＦＤ）＝０を出
し、出力信号ＳｋはＳｋ（ＤＥ）＝１に等しくなる。逆
にＤｋ＝Ｅｋ＝０，バーＤｋ＝バーＥｋ＝１，Ｆｋ＝１
及びＦｋ＝０であればＳｋ（ＤＥ）＝Ｓｋ（ＥＦ）＝Ｓ
ｋ（ＦＤ）＝０となる。
【００２９】このボーティングモジュールはそれらチャ
ンネルの内の一つの障害がそのウオッチドッグで検出さ
れると、２／２ボーティングモジュールとして自動的に
再構成される。チャンネルＤのウオッチドッグがその障
害を検出すると、ビットＣＤは０となり、ビットバーＣ
Ｄが１となると第１および第３インターフェースの出力
端子Ｓｋ（ＤＥ）とＳｋ（ＦＤ）を０にし、これら信号
を受けるインバータ２ｂと２ｃは正しい入力を受けな
い。第２インターフェースのみが正常に動作して残りの
２個のチャンネル間の２／２ボートに対応する信号Ｓｋ
（ＥＦ）を出す。
ンネルの内の一つの障害がそのウオッチドッグで検出さ
れると、２／２ボーティングモジュールとして自動的に
再構成される。チャンネルＤのウオッチドッグがその障
害を検出すると、ビットＣＤは０となり、ビットバーＣ
Ｄが１となると第１および第３インターフェースの出力
端子Ｓｋ（ＤＥ）とＳｋ（ＦＤ）を０にし、これら信号
を受けるインバータ２ｂと２ｃは正しい入力を受けな
い。第２インターフェースのみが正常に動作して残りの
２個のチャンネル間の２／２ボートに対応する信号Ｓｋ
（ＥＦ）を出す。
【００３０】チャンネルＥのみが障害を有するとき、信
号Ｓｋ（ＦＤ）を出すインターフェースのみが正常に動
作し、チャンネルＦのみが障害を有するときはそのイン
ターフェースが２／２ボートを引きつぐ信号Ｓｋ（Ｄ
Ｅ）を出すインターフェースであることは容易にチャッ
ク出来る。
号Ｓｋ（ＦＤ）を出すインターフェースのみが正常に動
作し、チャンネルＦのみが障害を有するときはそのイン
ターフェースが２／２ボートを引きつぐ信号Ｓｋ（Ｄ
Ｅ）を出すインターフェースであることは容易にチャッ
ク出来る。
【００３１】図５のボーティングモジュールは５段の３
個の相補型小型フェイルセーフインターフェースを含
む。各インターフェースは図１に示すものと同じ形式の
ものであり、出力端子ブロック８と、関連するインバー
タと同じ符号２ａ，２ｂ，２ｃ，２ｄまたは２ｅを有す
る５個のインバータに対応する、２個の電源入力端子
（３と４）を備えたブロックとで示されている。
個の相補型小型フェイルセーフインターフェースを含
む。各インターフェースは図１に示すものと同じ形式の
ものであり、出力端子ブロック８と、関連するインバー
タと同じ符号２ａ，２ｂ，２ｃ，２ｄまたは２ｅを有す
る５個のインバータに対応する、２個の電源入力端子
（３と４）を備えたブロックとで示されている。
【００３２】各インターフェース１０は一つの測定チャ
ンネルからのデータのみを考慮する。ビットＤｋとバー
Ｄｋは、信号Ｓｋ（Ｄ）を出す第１インターフェース１
０のインバータ２ａの入力端子３と４に入る。同様に、
ビットＥｋとバーＥｋは信号Ｓｋ（Ｅ）を出す第２イン
ターフェース１０のインバータ２ａの入力端子３と４に
入り、ビットＦｋとＦｋは信号Ｓｋ（Ｆ）を出す第３イ
ンターフェース１０のインバータ２ａの入力端子３と４
に夫々入る。第１インターフェース１０はチャンネルＤ
が正常に動作しインバータ２ｃの入力端子３と４にＣＤ
とバーＣＤが加えられ、チャンネルＥとＦのウオッチド
ッグが障害を検出したときにのみ有効となる。実際にバ
ーＣＥとＣＥはインバータ２ｄの入力端子３と４に、バ
ーＣＦとＣＦがインバータ２ｅの入力端子３と４に夫々
加えられる。同様に、出力Ｓｋ（Ｅ）を出す第２インタ
ーフェース１０はチャンネルＥが正常に動作（２ｃの入
力端子３と４上のＣＥとバーＣＥ）し、チャンネルＤの
ウオッチドッグが一つの障害を検出（２ｄの入力端子３
と４上のバーＣＤとＣＤ）しチャンネルＦのウオッチド
ッグが障害を検出した（２ｅの入力端子３と４上のＣＦ
とバーＣＦ）ときにのみ有効となる。出力端子Ｓｋ
（Ｆ）を出す第３インターフェース１０はチャンネルＦ
が正しく動作し（２ｃの入力端子３と４上のＣＦとバー
ＣＦ）、チャンネルＤに障害があり（２ｄの入力端子３
と４上のバーＣＤとＣＤ）チャンネルＥに障害がある
（２ｅの入力端子３と４上のバーＣＥとＣＥ）ときにの
み有効となる。夫々のインターフェース１０はインバー
タ２ｂを有し、その入力端子３と４は夫々５Ｖと０Ｖに
切換えられて奇数個のインバータを含むようにする。
ンネルからのデータのみを考慮する。ビットＤｋとバー
Ｄｋは、信号Ｓｋ（Ｄ）を出す第１インターフェース１
０のインバータ２ａの入力端子３と４に入る。同様に、
ビットＥｋとバーＥｋは信号Ｓｋ（Ｅ）を出す第２イン
ターフェース１０のインバータ２ａの入力端子３と４に
入り、ビットＦｋとＦｋは信号Ｓｋ（Ｆ）を出す第３イ
ンターフェース１０のインバータ２ａの入力端子３と４
に夫々入る。第１インターフェース１０はチャンネルＤ
が正常に動作しインバータ２ｃの入力端子３と４にＣＤ
とバーＣＤが加えられ、チャンネルＥとＦのウオッチド
ッグが障害を検出したときにのみ有効となる。実際にバ
ーＣＥとＣＥはインバータ２ｄの入力端子３と４に、バ
ーＣＦとＣＦがインバータ２ｅの入力端子３と４に夫々
加えられる。同様に、出力Ｓｋ（Ｅ）を出す第２インタ
ーフェース１０はチャンネルＥが正常に動作（２ｃの入
力端子３と４上のＣＥとバーＣＥ）し、チャンネルＤの
ウオッチドッグが一つの障害を検出（２ｄの入力端子３
と４上のバーＣＤとＣＤ）しチャンネルＦのウオッチド
ッグが障害を検出した（２ｅの入力端子３と４上のＣＦ
とバーＣＦ）ときにのみ有効となる。出力端子Ｓｋ
（Ｆ）を出す第３インターフェース１０はチャンネルＦ
が正しく動作し（２ｃの入力端子３と４上のＣＦとバー
ＣＦ）、チャンネルＤに障害があり（２ｄの入力端子３
と４上のバーＣＤとＣＤ）チャンネルＥに障害がある
（２ｅの入力端子３と４上のバーＣＥとＣＥ）ときにの
み有効となる。夫々のインターフェース１０はインバー
タ２ｂを有し、その入力端子３と４は夫々５Ｖと０Ｖに
切換えられて奇数個のインバータを含むようにする。
【００３３】相補インターフェース１０により、一つの
チャンネルの障害により２／２ボーティングモジュール
に自動的に再構成される図５の２／３ボーティングモジ
ュールは第２チャンネルが障害を生じたときには残りの
チャンネルからのデータのみを考慮する。この場合、こ
のシステムの動作は劣化するが組立体全体としての使用
性を向上させることが出来る。アプライン（upline）に
配置されたモニタ装置にそのモジュールが２／２ボーテ
ィングまたは１／１ボーティングで動作していることを
示すことが出来れば好都合である。これはそれら３個の
チャンネルのリポートビットにより適当な手段で達成出
来る。
チャンネルの障害により２／２ボーティングモジュール
に自動的に再構成される図５の２／３ボーティングモジ
ュールは第２チャンネルが障害を生じたときには残りの
チャンネルからのデータのみを考慮する。この場合、こ
のシステムの動作は劣化するが組立体全体としての使用
性を向上させることが出来る。アプライン（upline）に
配置されたモニタ装置にそのモジュールが２／２ボーテ
ィングまたは１／１ボーティングで動作していることを
示すことが出来れば好都合である。これはそれら３個の
チャンネルのリポートビットにより適当な手段で達成出
来る。
【００３４】図４と５に示すボーティングモジュールは
それらを形成する１個以上のインターフェースの考えら
れる内部障害を考慮しない。この組立体の使用性を更に
向上させたい場合には、図３に示したと同じ形式のテス
ト装置を用いることが出来る。このテスト装置は一つの
インターフェースの障害を検出することが出来、そして
障害の生じたインターフェースを相補インターフェース
で置き換えることが出来る。これを行うために、例えば
テスト装置で発生した障害信号により直接にまたは測定
チャンネルの内の一つを介して動作に入るインバータを
含む相補インターフェースを設けることが出来る。本発
明による小型フェイルセーフインターフェースは予定数
の目安に従ってそのインバータの内の一つに与えられる
データを有効にするに適した方法で完成出来る。
それらを形成する１個以上のインターフェースの考えら
れる内部障害を考慮しない。この組立体の使用性を更に
向上させたい場合には、図３に示したと同じ形式のテス
ト装置を用いることが出来る。このテスト装置は一つの
インターフェースの障害を検出することが出来、そして
障害の生じたインターフェースを相補インターフェース
で置き換えることが出来る。これを行うために、例えば
テスト装置で発生した障害信号により直接にまたは測定
チャンネルの内の一つを介して動作に入るインバータを
含む相補インターフェースを設けることが出来る。本発
明による小型フェイルセーフインターフェースは予定数
の目安に従ってそのインバータの内の一つに与えられる
データを有効にするに適した方法で完成出来る。
【００３５】一つのインターフェースの奇数であるイン
バータの数はデータアイテムの読取りとその有効化を行
うための３個から最も複雑な場合の１００個程までとし
うる。
バータの数はデータアイテムの読取りとその有効化を行
うための３個から最も複雑な場合の１００個程までとし
うる。
【図１】本発明による小型フェイルセーフインターフェ
ースの構成を示すブロック図。
ースの構成を示すブロック図。
【図２】図１のインターフェースの一つのインバータの
一実施例の構成を示す説明図。
一実施例の構成を示す説明図。
【図３】図１によるインターフェースとテスト装置の関
係を示す説明図。
係を示す説明図。
【図４】相補データビットを供給する２個の制御チャン
ネルにより与えられるデータビットに関連したインター
フェースを示す説明図。
ネルにより与えられるデータビットに関連したインター
フェースを示す説明図。
【図５】本発明によるインターフェースによって形成さ
れる再構成可能な２／３ボーティングモジュールの概略
を示す説明図。
れる再構成可能な２／３ボーティングモジュールの概略
を示す説明図。
２ インバータ ３ 電源入力端子 ４ 電源入力端子 ５ テスト装置 ６ 制御チャンネル １０ 制御チャンネル １１ 整形回路 １２ 増幅器
Claims (10)
- 【請求項１】夫々が一つの入力端子と一つの出力端子を
含む奇数（ｎ）個の直列接続したインバータ（２ａ，
…，２ｎ）を含み、最後のインバータ（２ｎ）の出力端
子が第１のインバータ（２ａ）の入力端子に接続してお
り、各インバータは第１電源入力端子（３）と第２電源
入力端子（４）を含み、これら入力端子はインターフェ
ース入力端子を構成しそしてそれらに２進ロジックイン
ターフェース入力信号（ａ３−ｎ３，ａ４−ｎ４）が加
えられて、上記インバータの上記第１電源入力端子
（３）のすべてに所定の論理レベル（１）の信号が加え
られそして第２電源入力端子（４）のすべてにそれの補
数である論理レベル（０）の信号が加えられるとき最後
のインバータからの出力に発振信号が出されそして逆の
場合には連続信号が出されるようになったことを特徴と
する小型フェイルセーフインターフェース。 - 【請求項２】前記最後のインバータ（２ｎ）の出力端子
に接続する１次巻線と、整流回路（Ｄ１）により上記イ
ンターフェース出力端子（Ｓ）に接続する２次巻線とを
有する変圧器（ＴＲ）を含む出力端子回路を備えること
を特徴とする請求項１記載のインターフェース。 - 【請求項３】前記最後のインバータ（２ｎ）の出力端子
に対し前記変圧器（ＴＲ）の前記１次巻線に直列に接続
するコンデンサ（Ｃ２）を含むことを特徴とする請求項
２記載のインターフェース。 - 【請求項４】前記奇数個の直列に接続するインバータの
入力端子と出力端子の間に並列に接続するＲＣ回路（Ｒ
１，Ｃ１）を含むことを特徴とする請求項１記載のイン
ターフェース。 - 【請求項５】前記インターフェースの入力端子（３，
４）と出力端子（Ｓ）とに接続され、前記インターフェ
ースの入力信号と出力信号との一致を検査しそして一致
しないときインターフェース障害信号を出すテスト装置
（５）を含む、ことを特徴とする請求項１記載のインタ
ーフェース。 - 【請求項６】前記テスト装置は前記インターフェース入
力端子に２進入力信号の継続時間より著しく短い現在の
継続時間を有するテスト信号を周期的に加えることを特
徴とする請求項５記載のインターフェース。 - 【請求項７】少くとも２個の独立した制御チャンネル
（Ａ，Ｂ；Ｄ，Ｅ，Ｆ）に接続したボーティングモジュ
ールであって、夫々が一つの入力端子と一つの出力端子
を含む奇数（ｎ）個の直列接続したインバータ（２ａ，
…，２ｎ）を含み、最後のインバータ（２ｎ）の出力端
子が第１のインバータ（２ａ）の入力端子に接続してお
り、各インバータは第１電源入力端子（３）と第２電源
入力端子（４）を含み、これら入力端子はインターフェ
ース入力端子を構成しそしてそれらに２進ロジックイン
ターフェース入力信号（ａ３−ｎ３，ａ４−ｎ４）が加
えられて、上記インバータの上記第１電源入力端子
（３）のすべてに所定の論理レベル（１）の信号が加え
られそして第２電源入力端子（４）のすべてにそれの補
数である論理レベル（０）の信号が加えられるとき最後
のインバータからの出力に発振信号が出されそして逆の
場合には連続信号が出されるインターフェースを少くと
も１つ含み、 前記インターフェースの少くとも１個のインバータ（２
ａ）の電源入力端子（３，４）が上記チャンネルの内の
１個からのデータ信号（Ａｋ；Ｄｋ，Ｅｋ，Ｆｋ）と他
のチャンネル（Ｂ；Ｅ，Ｆ，Ｄ）からの相補データ信号
（Ｂｋ；バーＥｋ，バーＦｋ，バーＤｋ）を夫々受ける
ことを特徴とするボーティングモジュール。 - 【請求項８】各制御チャンネルが２進リポート信号（Ｃ
Ａ，ＣＢ；ＣＤ，ＣＥ，ＣＦ）とその１に対する補数を
出し、このリポート信号はそのチャンネルが正しく動作
しているとき前記所定の論理レベル（１）であり、その
チャンネルで検出される障害の場合にはその補数である
論理レベル（０）であり、一つのチャンネルのリポート
信号およびその補数は上記インターフェースの他のイン
バータの第１電源入力端子（３）と第２電源入力端子
（４）に夫々加えられることを特徴とする請求項７記載
のボーティングモジュール。 - 【請求項９】第１制御チャンネル（Ｄ；Ｅ，Ｆ）から補
数データ信号（Ｄｋ，Ｄｋ；Ｅｋ，Ｅｋ；Ｆｋ，Ｆｋ）
をその電源入力端子（３，４）に受ける少くとも１個の
インバータ（２ａ）と、上記第１チャンネルからのリポ
ート信号とその補数を夫々第１および第２電源入力端子
（３，４）に受けるインバータ（２ｃ）と、第２チャン
ネルからのリポート信号とその補数を夫々第２および第
１電源入力端子（４，３）に受けるインバータ（２ｄ，
２ｅ）とを含む少くとも１個の相補インターフェース
（１０）を含み、上記第１チャンネルが正しく動作して
おりそして第２チャンネルが障害を有するときにのみ前
記データ信号を有効とすることを特徴とする請求項８の
ボーティングモジュール。 - 【請求項１０】１つの制御チャンネルの出力端子に接続
されない一つのインバータの第１（３）および第２
（４）電源入力端子が前記所定の論理レベル（１）とそ
の補数の論理レベル（０）に夫々切換えられることを特
徴とする請求項７のボーティングモジュール。
Applications Claiming Priority (2)
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|---|---|
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