JPH0520219A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPH0520219A JPH0520219A JP3176365A JP17636591A JPH0520219A JP H0520219 A JPH0520219 A JP H0520219A JP 3176365 A JP3176365 A JP 3176365A JP 17636591 A JP17636591 A JP 17636591A JP H0520219 A JPH0520219 A JP H0520219A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- input
- circuit
- output control
- check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【構成】入出力制御装置３の入出力制御回路１１は、入
出力装置４の制御を行う。バッファ制御回路１２は、共
通バス２の制御を行う。バッファ回路１３は、入出力制
御回路１１とバッファ制御回路１２との間に設けられ
る。第１のパリティ生成／チェック回路１４は、入出力
制御回路１１のデータのパリティ生成およびパリティチ
ェックを行う。第２のパリティ生成／チェック回路１５
は、バス制御回路１２のデータのパリティ生成およびパ
リティチェックを行う。パリティ生成およびパリティチ
ェックは、奇数パリティおよび偶数パリティを交互に生
成するととともにチェックを行う。 【効果】データの湧き出しや欠落などの障害も容易に検
出することができるので、高いデータインテグリティを
持つ。
出力装置４の制御を行う。バッファ制御回路１２は、共
通バス２の制御を行う。バッファ回路１３は、入出力制
御回路１１とバッファ制御回路１２との間に設けられ
る。第１のパリティ生成／チェック回路１４は、入出力
制御回路１１のデータのパリティ生成およびパリティチ
ェックを行う。第２のパリティ生成／チェック回路１５
は、バス制御回路１２のデータのパリティ生成およびパ
リティチェックを行う。パリティ生成およびパリティチ
ェックは、奇数パリティおよび偶数パリティを交互に生
成するととともにチェックを行う。 【効果】データの湧き出しや欠落などの障害も容易に検
出することができるので、高いデータインテグリティを
持つ。
Description
【０００１】
【産業上の利用分野】本発明は入出力制御装置に関し、
特に高いデータインテグリティを必要とする入出力制御
装置に関する。
特に高いデータインテグリティを必要とする入出力制御
装置に関する。
【０００２】
【従来の技術】従来の入出力制御装置は、生成およびチ
ェックされるパリティを、奇数パリティまたは偶数パリ
ティのいずれかに固定しており、奇数パリティおよび偶
数パリティの切り換えを行う機能を有していなかった。
ェックされるパリティを、奇数パリティまたは偶数パリ
ティのいずれかに固定しており、奇数パリティおよび偶
数パリティの切り換えを行う機能を有していなかった。
【０００３】
【発明が解決しようとする課題】上述した従来の入出力
制御装置は、入出力制御装置内におけるデータの湧き出
しや欠落などの個々のデータ自身には変化のない故障を
検出できないという欠点を有している。
制御装置は、入出力制御装置内におけるデータの湧き出
しや欠落などの個々のデータ自身には変化のない故障を
検出できないという欠点を有している。
【０００４】
【課題を解決するための手段】第１の発明の入出力制御
装置は、主記憶装置，共通バス，入出力制御装置および
入出力装置を含み、前記主記憶装置および前記入出力制
御装置は前記共通バスに接続され、前記入出力装置は前
記入出力制御装置に接続されたデータ処理システムで、
前記入出力制御装置は、前記入出力装置を接続して前記
入出力装置の制御を行う入出力制御回路と、前記共通バ
スに接続して前記共通バスの制御を行うバス制御回路
と、前記入出力制御回路および前記バス制御回路の間に
設けたバッファ回路と、前記入出力制御回路に接続して
前記入出力制御回路のデータのパリティ生成およびパリ
ティチェックを行う第１のパリティ生成／チェック回路
と、前記バス制御回路に接続して前記バス制御回路のデ
ータのパリティ生成およびパリティチェックを行う第２
のパリティ生成／チェック回路とを有し、前記第１のパ
リティ生成／チェック回路および前記第２のパリティ生
成／チェック回路が、奇数パリティおよび偶数パリティ
を交互に生成する機能と、交互に奇数パリティおよび偶
数パリティとしてデータをチェックする機能とを有して
構成されている。
装置は、主記憶装置，共通バス，入出力制御装置および
入出力装置を含み、前記主記憶装置および前記入出力制
御装置は前記共通バスに接続され、前記入出力装置は前
記入出力制御装置に接続されたデータ処理システムで、
前記入出力制御装置は、前記入出力装置を接続して前記
入出力装置の制御を行う入出力制御回路と、前記共通バ
スに接続して前記共通バスの制御を行うバス制御回路
と、前記入出力制御回路および前記バス制御回路の間に
設けたバッファ回路と、前記入出力制御回路に接続して
前記入出力制御回路のデータのパリティ生成およびパリ
ティチェックを行う第１のパリティ生成／チェック回路
と、前記バス制御回路に接続して前記バス制御回路のデ
ータのパリティ生成およびパリティチェックを行う第２
のパリティ生成／チェック回路とを有し、前記第１のパ
リティ生成／チェック回路および前記第２のパリティ生
成／チェック回路が、奇数パリティおよび偶数パリティ
を交互に生成する機能と、交互に奇数パリティおよび偶
数パリティとしてデータをチェックする機能とを有して
構成されている。
【０００５】また、第２の発明の入出力制御装置は、第
１の発明の入出力制御装置の第１のパリティ生成／チェ
ック回路および第２のパリティ生成／チェック回路が、
奇数パリティ次に奇数パリティさらに次に偶数パリティ
の繰り返しでパリティを生成する機能と、奇数パリティ
次に奇数パリティさらに次に偶数パリティの繰り返しと
してデータをチェックする機能とを有して構成されてい
る。
１の発明の入出力制御装置の第１のパリティ生成／チェ
ック回路および第２のパリティ生成／チェック回路が、
奇数パリティ次に奇数パリティさらに次に偶数パリティ
の繰り返しでパリティを生成する機能と、奇数パリティ
次に奇数パリティさらに次に偶数パリティの繰り返しと
してデータをチェックする機能とを有して構成されてい
る。
【０００６】さらに、第３の発明の入出力制御装置は、
第１の発明の入出力制御装置の第１のパリティ生成／チ
ェック回路および第２のパリティ生成／チェック回路
が、奇数パリティ次に偶数パリティさらに次に偶数パリ
ティの繰り返しでパリティを生成する機能と、奇数パリ
ティ次に偶数パリティさらに次に偶数パリティの繰り返
しとしてデータをチェックする機能とを有して構成され
ている。
第１の発明の入出力制御装置の第１のパリティ生成／チ
ェック回路および第２のパリティ生成／チェック回路
が、奇数パリティ次に偶数パリティさらに次に偶数パリ
ティの繰り返しでパリティを生成する機能と、奇数パリ
ティ次に偶数パリティさらに次に偶数パリティの繰り返
しとしてデータをチェックする機能とを有して構成され
ている。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は、第１の発明の入出力制御装置の一
実施例を含むデータ処理システムの一例を示すブロック
図である。図１のデータ処理システムは、主記憶装置１
と、共通バス２と、入出力制御装置３と、入出力装置４
とを含んでいる。そして、主記憶装置１および入出力制
御装置３は、共通バス２に接続されている。また、入出
力装置４は、入出力制御装置３に接続されている。
実施例を含むデータ処理システムの一例を示すブロック
図である。図１のデータ処理システムは、主記憶装置１
と、共通バス２と、入出力制御装置３と、入出力装置４
とを含んでいる。そして、主記憶装置１および入出力制
御装置３は、共通バス２に接続されている。また、入出
力装置４は、入出力制御装置３に接続されている。
【０００９】そして、入出力制御装置３は、入出力装置
４の制御を行う入出力制御回路１１と、共通バス２の制
御を行うバス制御回路１２と、入出力制御回路１１およ
びバッファ制御回路１２の間に接続されるバッファ回路
１３と、入出力制御回路１１のデータのパリティの生成
およびチェックを行う第１のパリティ生成／チェック回
路１４と、バッファ制御回路１２のデータのパリティの
生成およびチェックを行う第２のパリティ生成／チェッ
ク回路１５とを含んでいる。
４の制御を行う入出力制御回路１１と、共通バス２の制
御を行うバス制御回路１２と、入出力制御回路１１およ
びバッファ制御回路１２の間に接続されるバッファ回路
１３と、入出力制御回路１１のデータのパリティの生成
およびチェックを行う第１のパリティ生成／チェック回
路１４と、バッファ制御回路１２のデータのパリティの
生成およびチェックを行う第２のパリティ生成／チェッ
ク回路１５とを含んでいる。
【００１０】そこで、入出力装置４より読み出されたデ
ータは、入出力制御回路１１に入り、第１のパリティ生
成／チェック回路１４により、奇数パリティおよび偶数
パリティを交互に生成されてそれぞれのデータに付加さ
れてバッファ回路１３に送られる。バッファ回路１３の
データは、バッファ制御回路１２に送られて、第２のパ
リティ生成／チェック回路１５で交互に奇数パリティお
よび偶数パリティとしてチェックされて、共通バス２を
介して、主記憶装置１に送られる。そして、バッファ回
路１３でデータの湧き出しや欠落があると、個々のデー
タのパリティが正しくても、奇数パリティと偶数パリテ
ィとの順序がくずれることにより、障害を検出すること
ができる。
ータは、入出力制御回路１１に入り、第１のパリティ生
成／チェック回路１４により、奇数パリティおよび偶数
パリティを交互に生成されてそれぞれのデータに付加さ
れてバッファ回路１３に送られる。バッファ回路１３の
データは、バッファ制御回路１２に送られて、第２のパ
リティ生成／チェック回路１５で交互に奇数パリティお
よび偶数パリティとしてチェックされて、共通バス２を
介して、主記憶装置１に送られる。そして、バッファ回
路１３でデータの湧き出しや欠落があると、個々のデー
タのパリティが正しくても、奇数パリティと偶数パリテ
ィとの順序がくずれることにより、障害を検出すること
ができる。
【００１１】図２は、第２の発明の入出力制御装置の一
実施例を含むデータ処理システムの一例を示すブロック
図である。図２のデータ処理システムは、図１と同様の
構成を有しており、入出力制御装置３Ａのバッファ回路
１３Ａが２バイトのデータ幅を有する相違点を有してい
る。
実施例を含むデータ処理システムの一例を示すブロック
図である。図２のデータ処理システムは、図１と同様の
構成を有しており、入出力制御装置３Ａのバッファ回路
１３Ａが２バイトのデータ幅を有する相違点を有してい
る。
【００１２】そこで、入出力装置４より読み出されたデ
ータは、入出力制御回路１１に入り、第１のパリティ生
成／チェック回路１４Ａにより、奇数パリティ次に奇数
パリティさらに次に偶数パリティの繰り返しでパリティ
を生成されてそれぞれのデータに付加されてバッファ回
路１３Ａに送られる。バッファ回路１３Ａのデータは、
バッファ制御回路１２に送られて、第２のパリティ生成
／チェック回路１５Ａで奇数パリティ次に奇数パリティ
さらに次に偶数パリティの繰り返しとしてチェックされ
て、共通バス２を介して、主記憶装置１に送られる。そ
して、バッファ回路１３で偶数バイトのデータの湧き出
しや欠落があっても、奇数パリティ次に奇数パリティさ
らに次に偶数パリティの順序がくずれて障害を検出する
ことができる。なお、この場合に、バッファ回路１３Ａ
で偶数バイトのデータの湧き出しや欠落があると、交互
に奇数パリティおよび偶数パリティを付加していたなら
ば、故障の検出ができないこととなる。
ータは、入出力制御回路１１に入り、第１のパリティ生
成／チェック回路１４Ａにより、奇数パリティ次に奇数
パリティさらに次に偶数パリティの繰り返しでパリティ
を生成されてそれぞれのデータに付加されてバッファ回
路１３Ａに送られる。バッファ回路１３Ａのデータは、
バッファ制御回路１２に送られて、第２のパリティ生成
／チェック回路１５Ａで奇数パリティ次に奇数パリティ
さらに次に偶数パリティの繰り返しとしてチェックされ
て、共通バス２を介して、主記憶装置１に送られる。そ
して、バッファ回路１３で偶数バイトのデータの湧き出
しや欠落があっても、奇数パリティ次に奇数パリティさ
らに次に偶数パリティの順序がくずれて障害を検出する
ことができる。なお、この場合に、バッファ回路１３Ａ
で偶数バイトのデータの湧き出しや欠落があると、交互
に奇数パリティおよび偶数パリティを付加していたなら
ば、故障の検出ができないこととなる。
【００１３】
【発明の効果】以上説明したように、本発明の入出力制
御装置は、データの湧き出しや欠落などの障害も容易に
検出することができるので、高いデータインテグリティ
を持つという効果を有している。
御装置は、データの湧き出しや欠落などの障害も容易に
検出することができるので、高いデータインテグリティ
を持つという効果を有している。
【図１】第１の発明の入出力制御装置の一実施例を含む
データ処理システムの一例を示すブロック図である。
データ処理システムの一例を示すブロック図である。
【図２】第２の発明の入出力制御装置の一実施例を含む
データ処理システムの一例を示すブロック図である。
データ処理システムの一例を示すブロック図である。
１ 主記憶装置
２ 共通バス
３，３Ａ 入出力制御装置
４ 入出力装置
１１ 入出力制御回路
１２ バッファ制御回路
１３，１３Ａ バッファ回路
１４，１４Ａ 第１のパリティ生成／チェック回路
１５，１５Ａ 第２のパリティ生成／チェック回路
Claims (3)
- 【請求項１】 主記憶装置，共通バス，入出力制御装置
および入出力装置を含み、前記主記憶装置および前記入
出力制御装置は前記共通バスに接続され、前記入出力装
置は前記入出力制御装置に接続されたデータ処理システ
ムで、前記入出力制御装置は、前記入出力装置を接続し
て前記入出力装置の制御を行う入出力制御回路と、前記
共通バスに接続して前記共通バスの制御を行うバス制御
回路と、前記入出力制御回路および前記バス制御回路の
間に設けたバッファ回路と、前記入出力制御回路に接続
して前記入出力制御回路のデータのパリティ生成および
パリティチェックを行う第１のパリティ生成／チェック
回路と、前記バス制御回路に接続して前記バス制御回路
のデータのパリティ生成およびパリティチェックを行う
第２のパリティ生成／チェック回路とを有し、前記第１
のパリティ生成／チェック回路および前記第２のパリテ
ィ生成／チェック回路が、奇数パリティおよび偶数パリ
ティを交互に生成する機能と、交互に奇数パリティおよ
び偶数パリティとしてデータをチェックする機能とを有
することを特徴とする入出力制御装置。 - 【請求項２】 請求項１記載の第１のパリティ生成／チ
ェック回路および第２のパリティ生成／チェック回路
が、奇数パリティ次に奇数パリティさらに次に偶数パリ
ティの繰り返しでパリティを生成する機能と、奇数パリ
ティ次に奇数パリティさらに次に偶数パリティの繰り返
しとしてデータをチェックする機能とを有することを特
徴とする請求項１記載の入出力制御装置。 - 【請求項３】 請求項１記載の第１のパリティ生成／チ
ェック回路および第２のパリティ生成／チェック回路
が、奇数パリティ次に偶数パリティさらに次に偶数パリ
ティの繰り返しでパリティを生成する機能と、奇数パリ
ティ次に偶数パリティさらに次に偶数パリティの繰り返
しとしてデータをチェックする機能とを有することを特
徴とする請求項１記載の入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176365A JPH0520219A (ja) | 1991-07-17 | 1991-07-17 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176365A JPH0520219A (ja) | 1991-07-17 | 1991-07-17 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520219A true JPH0520219A (ja) | 1993-01-29 |
Family
ID=16012347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176365A Pending JPH0520219A (ja) | 1991-07-17 | 1991-07-17 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100887003B1 (ko) * | 2005-06-17 | 2009-03-04 | 인피니언 테크놀로지스 아게 | 데이터의 무결성을 보호하는 장치 및 방법과 컴퓨터 판독가능한 기록 매체 |
-
1991
- 1991-07-17 JP JP3176365A patent/JPH0520219A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100887003B1 (ko) * | 2005-06-17 | 2009-03-04 | 인피니언 테크놀로지스 아게 | 데이터의 무결성을 보호하는 장치 및 방법과 컴퓨터 판독가능한 기록 매체 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0520219A (ja) | 入出力制御装置 | |
| JP3141472B2 (ja) | 切替制御方式 | |
| JPH05165734A (ja) | 主記憶装置の固定障害診断装置 | |
| JP2704062B2 (ja) | 情報処理装置 | |
| JPS63156465A (ja) | 時間スイツチ回路のデ−タ格納域監視方式 | |
| JPH0454643A (ja) | パリティ生成およびチェック回路 | |
| JP3212979B2 (ja) | タイミング信号誤動作検出回路 | |
| KR0116545Y1 (ko) | 마스터 및 슬레이브 보드용 제어 신호 발생회로 | |
| JPH01321539A (ja) | バスコネクタ接続状態チェック回路 | |
| JPH11118890A (ja) | 回路故障検出方法及び回路故障検出回路 | |
| JPH04180134A (ja) | 疑似エラー発生方式 | |
| JPH04155535A (ja) | 情報処理装置の障害検出方式 | |
| JPH01211058A (ja) | 状態設定回路 | |
| JPH0451345A (ja) | マイクロコンピュータシステム | |
| JPH10149318A (ja) | メモリ監視方式 | |
| JPH0350637A (ja) | シフトパスチェック回路 | |
| JPH04252344A (ja) | コンピュータシステム | |
| JPS63106838A (ja) | デ−タバツフアチエツク回路 | |
| JPH01171033A (ja) | 演算装置 | |
| JPH0495885A (ja) | 大規模集積回路故障検出回路 | |
| JPH05257822A (ja) | データバッファ | |
| JPH05153677A (ja) | メモリ監視回路 | |
| JPH11143785A (ja) | メモリの故障診断方式 | |
| JPH01302420A (ja) | 非同期ダブルバッファの書き込み保護方式 | |
| JPH01123329A (ja) | 割込み回路 |